公开(公告)号：CN102473682B

公开(公告)日：2014-06-18

申请号：CN200980160141.7

申请日：2009-09-25

申请人： 株式会社东芝

发明人： 大场竜二 ,  松下大介

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/792

摘要： 本发明一种非易失性半导体存储器，具备：第1栅极绝缘膜，形成于半导体基板的沟道区域上；第1微粒层，形成于第1栅极绝缘膜中，包含满足库仑阻塞条件的第1导电性微粒；电荷积蓄部，形成于第1栅极绝缘膜上；第2栅极绝缘膜，形成于电荷积蓄部上；第2微粒层，形成于第2栅极绝缘膜中，包含平均粒径与第1导电性微粒不同、且满足库仑阻塞条件的第2导电性微粒；以及栅电极，形成于第2栅极绝缘膜上。

公开(公告)号：CN103415888A

公开(公告)日：2013-11-27

申请号：CN201180068942.8

申请日：2011-09-16

申请人： 株式会社东芝

发明人： 市原玲华 ,  松下大介 ,  藤井章辅

IPC分类号： G11C13/00 ,  H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： G11C13/0069 ,  G11C11/5614 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0011 ,  G11C13/004 ,  G11C13/0097 ,  G11C2013/005 ,  G11C2013/0073 ,  G11C2013/009 ,  G11C2013/0092 ,  G11C2213/15 ,  G11C2213/33 ,  H01L27/101 ,  H01L27/2409 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/142 ,  H01L45/148

摘要： 根据一个实施例，电阻变化存储器包括存储器单元和控制电路。所述存储器单元包括第一电极和第二电极，以及置于所述第一电极与所述第二电极之间的可变电阻层。所述控制电路在所述第一电极与所述第二电极之间施加电压以执行写入、擦除和读取。在所述写入期间，所述控制电路在所述第一电极与所述第二电极之间施加第一电压脉冲，然后在施加所述第一电压脉冲之后，施加与所述第一电压脉冲极性不同的第二电压脉冲。

公开(公告)号：CN102498561A

公开(公告)日：2012-06-13

申请号：CN200980161479.4

申请日：2009-09-17

申请人： 株式会社东芝

发明人： 松下大介 ,  加藤弘一 ,  三谷祐一郎

IPC分类号： H01L21/8247 ,  H01L21/316 ,  H01L21/336 ,  H01L27/115 ,  H01L29/78 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L29/7926 ,  G11C16/0466 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/02312 ,  H01L21/28282 ,  H01L21/32105 ,  H01L27/11582 ,  H01L29/4908 ,  H01L29/66765 ,  H01L29/78678

摘要： 本发明可以抑制由半导体层与绝缘膜的界面态密度增加所引起的迁移率和可靠性的降低。包括以下工序：形成由控制栅电极和层间绝缘膜交替层叠而成的层叠结构的工序；沿上述控制栅电极和上述层间绝缘膜的层叠方向形成贯通上述层叠结构的贯通孔的工序；形成覆盖上述贯通孔的内侧表面的第1绝缘膜的工序；形成覆盖上述第1绝缘膜的内侧表面的电荷蓄积部的工序；形成覆盖上述电荷蓄积部的内侧表面的第2绝缘膜的工序；形成覆盖上述第2绝缘膜的内侧表面的半导体层的工序；以及，在含氧气氛中、在600℃以下的温度下进行热处理，以使上述半导体层与上述第2绝缘膜的界面被氧化的工序。

公开(公告)号：CN1905213B

公开(公告)日：2010-11-03

申请号：CN200610101497.1

申请日：2006-07-04

申请人： 株式会社东芝

发明人： 三谷祐一郎 ,  松下大介 ,  大场龙二 ,  上冈功 ,  小泽良夫

IPC分类号： H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/314 ,  H01L21/8247

CPC分类号： H01L29/513 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42332 ,  H01L29/785 ,  H01L29/7881

摘要： 本发明提供一种非易失性半导体存储器，能够将隧道绝缘膜作成难以生成缺陷的高品质的绝缘膜，而且可谋求漏电流的减少、元件特性和可靠性的提高。本发明的非易失性半导体存储器具备：在第1导电类型的半导体衬底(11)的主面上有选择地形成的隧道绝缘膜(13)；在该隧道绝缘膜(13)上形成的浮栅电极(14)；在浮栅电极(14)上形成的多晶硅间绝缘膜(15)；在多晶硅间绝缘膜(15)上形成的控制栅电极(16)；以及在衬底(11)的主面上形成的第2导电类型的源/漏区(12)，隧道绝缘膜(13)是用氧化硅膜(13b、13c)夹着氮化硅膜(13a)的3层结构，氮化硅膜(13a)是在面内方向上连续的膜，具有三配位的氮结合，而且，氮的第二接近原子的至少1个是氮。

公开(公告)号：CN101276843B

公开(公告)日：2010-08-04

申请号：CN200810096687.8

申请日：2008-01-24

申请人： 株式会社东芝

发明人： 渡边浩志 ,  松下大介 ,  村冈浩一 ,  中崎靖 ,  加藤弘一

IPC分类号： H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC分类号： H01L29/7881 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/513 ,  H01L29/792

摘要： 本发明提供一种具有隧道绝缘膜的半导体存储装置及其制造方法，即使薄膜化也不会使重复进行写入/擦除时的耐性(耐久特性)恶化。该半导体存诸装置包括：半导体衬底(2)；在半导体衬底上形成的第一绝缘膜(6)，该第一绝缘膜包括具有第一氮氧化硅层(8b)、氮化硅层(8a)以及第二氮氧化硅层(8c)的叠层结构的氮氧化硅膜(8)、以及形成在所述氮氧化硅膜上的富硅氧化硅膜(10)；形成在第一绝缘膜上的电荷蓄积层(12)；形成在电荷蓄积层上的第二绝缘膜(14)；和形成在第二绝缘膜上的控制栅极(16)。

公开(公告)号：CN100550321C

公开(公告)日：2009-10-14

申请号：CN200680003756.5

申请日：2006-08-28

申请人： 株式会社东芝

发明人： 松下大介 ,  村冈浩一 ,  加藤弘一 ,  中崎靖 ,  三谷祐一郎

IPC分类号： H01L21/314 ,  H01L21/318 ,  H01L21/8246 ,  H01L21/28 ,  C23C16/34

摘要： 本发明的半导体器件的制造方法能够抑制形成绝缘膜时的缺陷的产生。具备：将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于40Torr。

公开(公告)号：CN100452440C

公开(公告)日：2009-01-14

申请号：CN200510079464.7

申请日：2005-06-23

申请人： 株式会社东芝

发明人： 三谷祐一郎 ,  松下大介

IPC分类号： H01L29/788 ,  H01L27/105 ,  H01L21/8239 ,  H01L21/336

CPC分类号： H01L21/28202 ,  H01L21/28273 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/7885

摘要： 本发明提供一种非易失性半导体存储器件，该非易失性半导体存储器件包括：选择性地在第一导电类型的主面上形成使得在其间叠置第一栅绝缘膜的浮栅电极、在浮栅电极上形成使得在其间叠置第二栅绝缘膜的控制栅电极、和与各栅电极对应在衬底的主面中形成的第二导电类型的源/漏区。第一栅电极具有在氧化硅膜之间保持氮化硅膜的三层结构，且该氮化硅膜包含三配位氮键。

公开(公告)号：CN101147246A

公开(公告)日：2008-03-19

申请号：CN200680003756.5

申请日：2006-08-28

申请人： 株式会社东芝

发明人： 松下大介 ,  村冈浩一 ,  加藤弘一 ,  中崎靖 ,  三谷祐一郎

IPC分类号： H01L21/314 ,  H01L21/318 ,  H01L21/8246 ,  H01L21/28 ,  C23C16/34

摘要： 本发明的半导体器件的制造方法能够抑制形成绝缘膜时的缺陷的产生。具备：将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于40Torr。

公开(公告)号：CN1905213A

公开(公告)日：2007-01-31

申请号：CN200610101497.1

申请日：2006-07-04

申请人： 株式会社东芝

发明人： 三谷祐一郎 ,  松下大介 ,  大场龙二 ,  上冈功 ,  小泽良夫

IPC分类号： H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/314 ,  H01L21/8247

CPC分类号： H01L29/513 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42332 ,  H01L29/785 ,  H01L29/7881

摘要： 本发明提供一种非易失性半导体存储器，能够将隧道绝缘膜作成难以生成缺陷的高品质的绝缘膜，而且可谋求漏电流的减少、元件特性和可靠性的提高。本发明的非易失性半导体存储器具备：在第1导电类型的半导体衬底(11)的主面上有选择地形成的隧道绝缘膜(13)；在该隧道绝缘膜(13)上形成的浮栅电极(14)；在浮栅电极(14)上形成的多晶硅间绝缘膜(15)；在多晶硅间绝缘膜(15)上形成的控制栅电极(16)；以及在衬底(11)的主面上形成的第2导电类型的源/漏区(12)，隧道绝缘膜(13)是用氧化硅膜(13b、13c)夹着氮化硅膜(13a)的3层结构，氮化硅膜(13a)是在面内方向上连续的膜，具有三配位的氮结合，而且，氮的第二接近原子的至少1个是氮。

公开(公告)号：CN103403807B

公开(公告)日：2016-08-10

申请号：CN201280010795.3

申请日：2012-03-21

申请人： 株式会社东芝

发明人： 高岛章 ,  宫川英典 ,  藤井章辅 ,  松下大介

IPC分类号： G11C13/00

CPC分类号： G11C13/0097 ,  G11C13/0002 ,  G11C13/0011 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2013/0088 ,  G11C2213/33 ,  G11C2213/77

摘要： 根据一个实施例，非易失性半导体存储器设备包括存储器单元阵列和控制电路。该存储器单元阵列包括存储器单元，每一个存储器单元都包括可变电阻元件，其中在复位操作中流动的复位电流比在置位操作中流动的置位电流小不少于一个数量级。该控制电路对存储器单元执行复位操作和置位操作。该控制电路对处于低电阻状态并连接到选择的第一互连和选择的第二互连的所有存储器单元执行复位操作。