Patent search ap:("飞思卡尔半导体公司") AND inv:"王飞莹" Page 1

1.

发明公开
多排引线框失效

公开(公告)号：CN101030564A

公开(公告)日：2007-09-05

申请号：CN200710084392.4

申请日：2007-02-28

Applicant: 飞思卡尔半导体公司

Inventor： 王飞莹 , 何伟强 , 王浩宏

IPC: H01L23/495

CPC classification number: H01L23/3107 , H01L23/49541 , H01L23/49548 , H01L24/45 , H01L24/48 , H01L2224/45124 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48227 , H01L2224/48237 , H01L2224/48247 , H01L2224/48257 , H01L2224/48465 , H01L2224/48599 , H01L2224/48699 , H01L2224/78301 , H01L2924/00014 , H01L2924/01005 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/10253 , H01L2924/14 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2224/85399 , H01L2224/05599

Abstract: 一种用于半导体器件的引线框(10)包括围绕管芯接纳区(14)的第一排端子(12)以及与第一排端子(12)间隔开并围绕其的第二排端子(16)。第一和第二排端子(12，16)具有第一高度(H1)。第一排端子(12)包括具有较大高度(H2)的台阶(26)。将管芯盘(34)连接到第一排端子(12)的导线(36)在端子(12)的第二高度H2部分上方延伸，并附装到端子(12)的第一高度H1部分。台阶(26)确保附装到带台阶端子(12)的接合导线(36)具有高的导线扭结外形，从而使这些导线在后面的工艺步骤中不太容易受损。

2.

发明公开
三维封装及其形成方法失效

公开(公告)号：CN1835228A

公开(公告)日：2006-09-20

申请号：CN200610004518.8

申请日：2006-01-25

Applicant: 飞思卡尔半导体公司

Inventor： 萧喜铭 , 王飞莹 , 周安乐

IPC: H01L25/00 , H01L23/495 , H01L23/31 , H01L21/60 , H01L21/56

CPC classification number: H01L24/97 , H01L23/3107 , H01L23/49537 , H01L23/49575 , H01L24/48 , H01L2224/16245 , H01L2224/48091 , H01L2224/48247 , H01L2224/97 , H01L2924/00011 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01015 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/10253 , H01L2924/14 , H01L2924/15747 , H01L2924/181 , H01L2924/18165 , H01L2924/19041 , H01L2224/85 , H01L2924/00 , H01L2224/0401 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207

Abstract: 本发明涉及一种三维封装及其形成方法。其中的电子器件(60)包括：与第一引线框(64)电连接的第一集成电路(IC)管芯；和与第二引线框(68)电连接的第二IC管芯(66)。通过至少一个柱凸点(72)将第一引线框(64)与第二引线框(68)电连接，其中所述至少一个柱凸点有选择地形成在需要第一引线框(64)与第二引线框(68)之间电连接的地方。用模压化合物(74)包封第一和第二引线框(64)和(68)、第一和第二IC管芯(62)和(66)以及至少一个柱凸点(72)。

3.

发明授权
三维封装失效

公开(公告)号：CN100517690C

公开(公告)日：2009-07-22

申请号：CN200610004518.8

申请日：2006-01-25

Applicant: 飞思卡尔半导体公司

Inventor： 萧喜铭 , 王飞莹 , 周安乐

IPC: H01L25/00 , H01L23/495 , H01L23/31 , H01L21/60 , H01L21/56

CPC classification number: H01L24/97 , H01L23/3107 , H01L23/49537 , H01L23/49575 , H01L24/48 , H01L2224/16245 , H01L2224/48091 , H01L2224/48247 , H01L2224/97 , H01L2924/00011 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01015 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/10253 , H01L2924/14 , H01L2924/15747 , H01L2924/181 , H01L2924/18165 , H01L2924/19041 , H01L2224/85 , H01L2924/00 , H01L2224/0401 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207

Abstract: 本发明涉及一种三维封装及其形成方法。其中的电子器件(60)包括：与第一引线框(64)电连接的第一集成电路(IC)管芯；和与第二引线框(68)电连接的第二IC管芯(66)。通过至少一个柱凸点(72)将第一引线框(64)与第二引线框(68)电连接，其中所述至少一个柱凸点有选择地形成在需要第一引线框(64)与第二引线框(68)之间电连接的地方。用模压化合物(74)包封第一和第二引线框(64)和(68)、第一和第二IC管芯(62)和(66)以及至少一个柱凸点(72)。

4.

发明授权
多排引线框失效

公开(公告)号：CN100595912C

公开(公告)日：2010-03-24

申请号：CN200710084392.4

申请日：2007-02-28

Applicant: 飞思卡尔半导体公司

Inventor： 王飞莹 , 何伟强 , 王浩宏

IPC: H01L23/495

CPC classification number: H01L23/3107 , H01L23/49541 , H01L23/49548 , H01L24/45 , H01L24/48 , H01L2224/45124 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48227 , H01L2224/48237 , H01L2224/48247 , H01L2224/48257 , H01L2224/48465 , H01L2224/48599 , H01L2224/48699 , H01L2224/78301 , H01L2924/00014 , H01L2924/01005 , H01L2924/01013 , H01L2924/01014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/10253 , H01L2924/14 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2224/85399 , H01L2224/05599

Abstract: 一种用于半导体器件的引线框(10)包括围绕管芯接纳区(14)的第一排端子(12)以及与第一排端子(12)间隔开并围绕其的第二排端子(16)。第一和第二排端子(12，16)具有第一高度(H1)。第一排端子(12)包括具有较大高度(H2)的台阶(26)。将管芯盘(34)连接到第一排端子(12)的导线(36)在端子(12)的第二高度H2部分上方延伸，并附装到端子(12)的第一高度H1部分。台阶(26)确保附装到带台阶端子(12)的接合导线(36)具有高的导线扭结外形，从而使这些导线在后面的工艺步骤中不太容易受损。

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