公开(公告)号：JP5714722B2

公开(公告)日：2015-05-07

申请号：JP2013546324

申请日：2011-12-20

申请人： インテル コーポレイション

发明人： グラス,グレン エー. ,  マーシー,アナンド エス.

IPC分类号： H01L29/78 ,  H01L29/786 ,  H01L21/28 ,  H01L29/41 ,  H01L29/06 ,  B82Y30/00 ,  B82Y40/00 ,  H01L21/336

CPC分类号： H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

公开(公告)号：JP2014526806A

公开(公告)日：2014-10-06

申请号：JP2014532092

申请日：2012-09-25

申请人： グロ アーベーGlo Ab

发明人： パトリック スウェンソン， ,  リンダ ロマーノ， ,  サンスー イ， ,  オルガ キュリオーク， ,  イン‐ラン チャン，

IPC分类号： H01L33/24 ,  B82B1/00

CPC分类号： H01L33/06 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/413 ,  H01L33/0062 ,  H01L33/08 ,  H01L33/18 ,  H01L33/24 ,  Y10S977/762

摘要： ＬＥＤなどの半導体デバイスは、支持体の上に配置された複数の第１の導電型の半導体ナノワイヤコアと、コアを覆うようにコアの周囲に延設された連続する第２の導電型の半導体層と、第２の導電型の半導体層に配置され且つコアの間に延設された複数の格子間ボイドと、第２の導電型の半導体層と接触する第１の電極層とを含む。

公开(公告)号：JP2014524157A

公开(公告)日：2014-09-18

申请号：JP2014522835

申请日：2012-06-27

申请人： マイクロン テクノロジー, インク.

发明人： エス． サンデュ，ガーテ

IPC分类号： H01L45/00 ,  H01L51/05 ,  H01L51/30

CPC分类号： H01L21/768 ,  H01L23/525 ,  H01L23/53276 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/1606 ,  H01L29/66022 ,  H01L29/66742 ,  H01L29/7788 ,  H01L29/78642 ,  H01L29/78684 ,  H01L2924/0002 ,  H01L2924/00

摘要： 幾つかの実施形態は、グラフェン含有スイッチの形成方法を含む。 下部電極は、ベース上に形成され、第一の導電性構造は、下部電極から上方に伸長するように形成されてもよい。 誘電性材料は、第一の導電性構造の側壁に沿って形成され、露出された下部電極の一部を残す。 グラフェン構造は、下部電極の露出部分に電気的に結合されるように形成されてもよい。 第二の導電性構造は、グラフェン構造の第一の導電性構造とは反対側に形成されてもよい。 上部電極は、グラフェン構造の上に形成され、第二の導電性構造と電気的に結合されてもよい。 第一および第二の導電性構造は、グラフェン構造にわたって電界を提供するように構成されてもよい。
【選択図】図１

公开(公告)号：JP5553620B2

公开(公告)日：2014-07-16

申请号：JP2010007929

申请日：2010-01-18

申请人： コミサリア ア レネルジィ アトミーク エ オ ゼネ ルジイ アルテアナティーフCommissariat A L’Energie Atomique Et Aux Energies Alternatives

发明人： エディ ロマン−ラテュ ,  フィリップ ジレ

IPC分类号： H01L33/06 ,  B82B1/00

CPC分类号： H01L29/861 ,  B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/2003 ,  H01L29/24 ,  H01L29/66204 ,  H01L29/8613 ,  H01L33/0041 ,  H01L33/02 ,  H01L33/18 ,  H01L33/24 ,  H01L33/28 ,  Y10S977/762 ,  Y10S977/932

公开(公告)号：JP5547076B2

公开(公告)日：2014-07-09

申请号：JP2010526554

申请日：2009-08-27

申请人： 学校法人上智学院

发明人： 克巳 岸野 ,  昭彦 菊池 ,  寛人 関口

IPC分类号： H01L33/06 ,  H01L33/08 ,  H01L33/16 ,  H01L33/32

CPC分类号： H01L21/0254 ,  B82Y20/00 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02603 ,  H01L21/02639 ,  H01L27/15 ,  H01L27/153 ,  H01L29/0657 ,  H01L29/0665 ,  H01L29/0669 ,  H01L29/0676 ,  H01L31/035227 ,  H01L31/035281 ,  H01L31/075 ,  H01L33/18 ,  H01L33/24 ,  H01S5/0213 ,  H01S5/1042 ,  H01S5/183 ,  H01S5/3203 ,  H01S5/32341 ,  H01S5/4025 ,  H01S5/423 ,  Y02E10/548

公开(公告)号：JP2014093319A

公开(公告)日：2014-05-19

申请号：JP2012241137

申请日：2012-10-31

申请人： Toshiba Corp ,  株式会社東芝

发明人： SAITO MASUMI

IPC分类号： H01L29/786 ,  H01L21/20 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/10 ,  H01L27/105 ,  H01L27/115 ,  H01L29/12 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L21/823412 ,  H01L21/823487 ,  H01L27/088 ,  H01L27/2454 ,  H01L29/045 ,  H01L29/0676 ,  H01L29/125 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/7827

摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing characteristic deterioration caused by miniaturization, and a method for manufacturing the same.SOLUTION: A semiconductor device according to an embodiment comprises a ground layer and a plurality of transistors arranged in a plane parallel to an upper surface of the ground layer on the ground layer. Each of the plurality of transistors includes a channel which passes current in a first direction crossing the plane. The ground layer includes a first region and a second region provided next to the first region in the plane. Channels of a plurality of the transistors provided on the first region among the plurality of transistors have a first crystal orientation. Channels of a plurality of the transistors provided on the second region among the plurality of transistors have a second crystal orientation different from the first crystal orientation.

摘要翻译： 要解决的问题：提供能够抑制由小型化引起的特性劣化的半导体器件及其制造方法。根据实施例的半导体器件包括接地层和布置在平行平面中的多个晶体管 到地层上的接地层的上表面。 多个晶体管中的每一个包括沿与该平面交叉的第一方向通过电流的通道。 接地层包括设置在平面中的第一区域旁边的第一区域和第二区域。 设置在多个晶体管中的第一区域上的多个晶体管的沟道具有第一晶体取向。 设置在多个晶体管中的第二区域上的多个晶体管的沟道具有与第一晶体取向不同的第二晶体取向。

公开(公告)号：JP5453105B2

公开(公告)日：2014-03-26

申请号：JP2009542711

申请日：2007-12-22

申请人： クナノ アーベーQuNano AB

发明人： ヨナス オールソン， ,  ボウ ペダールセン， ,  ラーシュ サミュエルソン，

IPC分类号： H01L33/06 ,  B82B1/00 ,  H01L33/18 ,  H01L33/20 ,  H01L33/24

CPC分类号： H01L33/24 ,  B82Y10/00 ,  B82Y20/00 ,  B82Y30/00 ,  G02B6/107 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/0676 ,  H01L33/005 ,  H01L33/08 ,  H01L33/18 ,  H01L33/20 ,  H01L33/44 ,  H01L33/46 ,  H01L33/60 ,  H01L2933/0025

公开(公告)号：JP2013545102A

公开(公告)日：2013-12-19

申请号：JP2013538874

申请日：2011-11-10

申请人： アメリカ合衆国

发明人： イー ペールソン、ペール ,  フィールド、クリストファー ,  イン、ヒュンジン

IPC分类号： G01N27/30 ,  G01N27/12

CPC分类号： B82Y10/00 ,  B82Y15/00 ,  B82Y30/00 ,  B82Y40/00 ,  G01N27/127 ,  G01N27/4146 ,  G01R1/06744 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/456 ,  H01L2924/0002 ,  H01L2924/00

摘要： ここには、支持体と、支持体と垂直な複数のナノワイヤと、各ナノワイヤの第一の端部と接触する電極と、を備える構造が開示されている。 各ナノワイヤは、支持体と接触する第二の端部を有する。 電極は複数の穿孔を含む。 また、ここには、支持体およびナノワイヤを準備することと、各ナノワイヤの一部を覆うとともに、各ナノワイヤの第一の端部を露出させておく充填材料の層を堆積させることと、充填材料の上に複数のナノ粒子（nanoparticles）を堆積させることと、ナノ粒子、ナノワイヤの端部および任意の露出した充填材料の上に電極材料を堆積させることと、ナノ粒子および充填材料を除去して各ナノワイヤの第一の端部と接触する電極を形成することと、を含む方法であって、電極が複数の穿孔を有する、方法が開示されている。
【選択図】図１Ｄ

公开(公告)号：JP5335194B2

公开(公告)日：2013-11-06

申请号：JP2006551710

申请日：2005-01-21

申请人： フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング

发明人： インドレコーファー・ミヒァエル ,  レート・ハンス ,  フェルスター・アーノルト

IPC分类号： H01L29/06 ,  H01L29/12 ,  H01L29/775 ,  H01L33/06 ,  H01L33/24 ,  H01S5/34

CPC分类号： H01L29/127 ,  B82Y10/00 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/125 ,  H01L29/66469 ,  H01L29/775 ,  H01L29/882 ,  H01L33/06 ,  H01L33/24

摘要： The invention concerns a semiconductor structure comprising at least one first material region and a second material region, whereby the second material region epitaxially surrounds the first material region and forms a boundary surface. The structure is characterized in that Fermi level pinning is present on the non-epitaxial boundary surface of the second material region located opposite the boundary surface of both material regions, and the first material region forms a quantum well for free charge carriers. This advantageously results in enabling a controllable charge carrier concentration to be set in the quantum well

公开(公告)号：JP2013219203A

公开(公告)日：2013-10-24

申请号：JP2012088821

申请日：2012-04-09

申请人： Canon Inc ,  キヤノン株式会社

发明人： KOTO MAKOTO

IPC分类号： H01L21/205 ,  B82Y30/00 ,  B82Y40/00

CPC分类号： H01L21/02491 ,  B81C1/00111 ,  B82Y40/00 ,  H01L21/02381 ,  H01L21/02521 ,  H01L21/0262 ,  H01L21/02645 ,  H01L21/02653 ,  H01L21/02658 ,  H01L29/0676 ,  H01L29/0684

摘要： PROBLEM TO BE SOLVED: To provide a method of inhibiting surface diffusion of an eutectic catalyst over a base substance and aggregation of catalyst grains when an intended columnar structure is obtained by using a VLS method.SOLUTION: A semiconductor manufacturing method comprises: a process of preparing a base substance having a locking part; arranging a catalyst on the locking part; and a process of growing a semiconductor between the catalyst and the locking part. An eutectic temperature of the catalyst and the semiconductor is lower than an eutectic temperature of the locking part and the base substance.

摘要翻译： 要解决的问题：提供当通过使用VLS方法获得期望的柱状结构时，抑制共晶催化剂在基体上的表面扩散和催化剂颗粒的凝集的方法。解决方案：半导体制造方法包括： 制备具有锁定部分的基础物质; 在催化剂上配置催化剂; 以及在催化剂和锁定部件之间生长半导体的工艺。 催化剂和半导体的共晶温度低于锁定部分和基体的共晶温度。