公开(公告)号：US20180164870A1

公开(公告)日：2018-06-14

申请号：US15372838

申请日：2016-12-08

申请人： Alexander Gendler ,  Doron Rajwan ,  Tal Kuzi ,  Dean Mulla ,  Ariel Szapiro ,  Nir Tell

发明人： Alexander Gendler ,  Doron Rajwan ,  Tal Kuzi ,  Dean Mulla ,  Ariel Szapiro ,  Nir Tell

IPC分类号： G06F1/32

CPC分类号： G06F1/3275 ,  G06F1/3237 ,  G06F1/324 ,  G06F1/3296

摘要： A parallel multi-step power management flow apparatus and method for using the same are disclosed. In one embodiment, an integrated circuit comprises a plurality of processing entities to execute operations, a power controller coupled to the plurality of processing entities to control power management for the plurality of processing entities, and a plurality of agents, where each of the plurality of agents is operable to perform a power control flow for one of the processing entities by separately scheduling, using a scheduler, and executing a plurality of power control flow phases in response to a plurality of requests received from the power controller, and each agent is operable to send a plurality of acknowledgements, one acknowledgement for each phase, upon completion of the plurality of power control flow phases.

公开(公告)号：US20160224090A1

公开(公告)日：2016-08-04

申请号：US14609886

申请日：2015-01-30

申请人： ALEXANDER GENDLER ,  ARIEL SZAPIRO ,  NIR TELL

发明人： ALEXANDER GENDLER ,  ARIEL SZAPIRO ,  NIR TELL

IPC分类号： G06F1/32 ,  G06F12/14 ,  G06F12/08

CPC分类号： G06F1/3203 ,  G06F1/3206 ,  G06F1/3243 ,  G06F1/329 ,  G06F9/461 ,  G06F2212/1028 ,  G06F2212/1052 ,  G06F2212/221 ,  Y02D10/152 ,  Y02D10/24 ,  Y02D50/20

摘要： In one embodiment, a processor comprises: a core to execute instructions; a fabric interface logic including a first storage to store state information of the core when the core is in a low power state; and an adapter unit including a second storage to store the state information of the core when the fabric interface logic is in a low power state. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括：执行指令的核心; 所述结构接口逻辑包括当所述核处于低功率状态时存储所述核的状态信息的第一存储器; 以及适配器单元，包括当所述结构接口逻辑处于低功率状态时存储所述核心的状态信息的第二存储器。 描述和要求保护其他实施例。

公开(公告)号：US20150355705A1

公开(公告)日：2015-12-10

申请号：US14298171

申请日：2014-06-06

申请人： Eliezer Weissmann ,  Yoni Aizik ,  Doron Rajwan ,  Nir Rosenzweig ,  Efraim Rotem ,  Barnes Cooper ,  Paul S. Diefenbaugh ,  Guy M. Therien ,  Michael Mishaeli ,  Nadav Shulman ,  Ido Melamed ,  Niv Tokman ,  Alexander Gendler ,  Arik Gihon ,  Yevgeni Sabin ,  Hisham Abu Salah ,  Esfir Natanzon

发明人： Eliezer Weissmann ,  Yoni Aizik ,  Doron Rajwan ,  Nir Rosenzweig ,  Efraim Rotem ,  Barnes Cooper ,  Paul S. Diefenbaugh ,  Guy M. Therien ,  Michael Mishaeli ,  Nadav Shulman ,  Ido Melamed ,  Niv Tokman ,  Alexander Gendler ,  Arik Gihon ,  Yevgeni Sabin ,  Hisham Abu Salah ,  Esfir Natanzon

IPC分类号： G06F1/32

CPC分类号： G06F1/3287 ,  G06F1/3203 ,  G06F1/324 ,  G06F11/0757 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D50/20

摘要： In an embodiment, a processor includes multiple cores and a power controller. The power controller may include a hardware duty cycle (HDC) logic to cause at least one logical processor of one of the cores to enter into a forced idle state even though the logical processor has a workload to execute. In addition, the HDC logic may cause the logical processor to exit the forced idle state prior to an end of an idle period if at least one other logical processor is prevented from entry into the forced idle state. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括多个核心和功率控制器。 功率控制器可以包括硬件占空比（HDC）逻辑，以便即使逻辑处理器具有要执行的工作负载来使得一个核的至少一个逻辑处理器进入强制空闲状态。 此外，如果至少另外一个其他逻辑处理器被阻止进入强制空闲状态，则HDC逻辑可以导致逻辑处理器在空闲周期结束之前退出强制空闲状态。 描述和要求保护其他实施例。

公开(公告)号：US20150095674A1

公开(公告)日：2015-04-02

申请号：US14039368

申请日：2013-09-27

申请人： Ruchira Sasanka ,  Alexander Gendler ,  Udi Sherel

发明人： Ruchira Sasanka ,  Alexander Gendler ,  Udi Sherel

IPC分类号： G06F1/32

CPC分类号： G06F1/3296 ,  G06F1/266 ,  G06F1/324 ,  G06F12/0223 ,  G06F12/084 ,  G06F2212/62 ,  Y02D10/126 ,  Y02D10/172 ,  Y02D50/20

摘要： In an embodiment, a processor includes one or more cores including a first core operable at an operating voltage between a minimum operating voltage and a maximum operating voltage. The processor also includes a power control unit including first logic to enable coupling of ancillary logic to the first core responsive to the operating voltage being less than or equal to a threshold voltage, and to disable the coupling of the ancillary logic to the first core responsive to the operating voltage being greater than the threshold voltage. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括一个或多个核，包括可在最小工作电压和最大工作电压之间的工作电压下工作的第一核。 处理器还包括功率控制单元，其包括第一逻辑，以便响应于小于或等于阈值电压的工作电压来使辅助逻辑耦合到第一核心，并且禁用辅助逻辑与第一核心的耦合响应 使工作电压大于阈值电压。 描述和要求保护其他实施例。

公开(公告)号：US20140380081A1

公开(公告)日：2014-12-25

申请号：US13925986

申请日：2013-06-25

申请人： Alexander Gendler ,  Efraim Rotem ,  Julius Mandelblat ,  Alexander Lyakhov ,  Larisa Novakovsky ,  George Leifman ,  Lev Makovsky ,  Ariel Sabba ,  Niv Tokman

发明人： Alexander Gendler ,  Efraim Rotem ,  Julius Mandelblat ,  Alexander Lyakhov ,  Larisa Novakovsky ,  George Leifman ,  Lev Makovsky ,  Ariel Sabba ,  Niv Tokman

IPC分类号： G06F1/08

CPC分类号： G06F1/08 ,  G06F1/04 ,  G06F1/32

摘要： In an embodiment, a processor includes a core to execute instructions, where the core includes a clock generation logic to receive and distribute a first clock signal to a plurality of units of the core, a restriction logic to receive a restriction command and to reduce delivery of the first clock signal to at least one of the plurality of units. The restriction logic may cause the first clock signal to be distributed to the plurality of units at a lower frequency than a frequency of the first clock signal. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括用于执行指令的核心，其中核心包括时钟生成逻辑，用于接收和分配第一时钟信号到核心的多个单元，用于接收限制命令并减少传送的限制逻辑 的第一时钟信号发送到多个单元中的至少一个。 限制逻辑可以使得第一时钟信号以比第一时钟信号的频率低的频率被分配到多个单元。 描述和要求保护其他实施例。

公开(公告)号：US20140258618A1

公开(公告)日：2014-09-11

申请号：US13793045

申请日：2013-03-11

申请人： Larisa Novakovsky ,  Alexander Gendler ,  Ohad Stauber

发明人： Larisa Novakovsky ,  Alexander Gendler ,  Ohad Stauber

IPC分类号： G06F12/08

CPC分类号： G06F12/0802 ,  G06F12/0895

摘要： Described herein are technologies for optimizing different cache configurations of a size-configurable cache. One configuration includes a base cache portion and a removable cache portion, each with different latencies. The latency of the base cache portion is modified to correspond to the latency of the removable portion.

摘要翻译： 这里描述了用于优化大小可配置高速缓存的不同高速缓存配置的技术。 一个配置包括基本高速缓存部分和可移动高速缓存部分，每个具有不同的延迟。 修改基本高速缓存部分的等待时间以对应于可移动部分的等待时间。

公开(公告)号：US08307226B1

公开(公告)日：2012-11-06

申请号：US13331854

申请日：2011-12-20

申请人： Alexander Gendler

发明人： Alexander Gendler

IPC分类号： G06F1/00 ,  G06F1/32

CPC分类号： H03K19/0008

摘要： Described herein are method, apparatus, and system for reducing leakage power consumption. The method comprises determining an input vector for input to a logic unit, the input vector for generating a least leakage power dissipation in the logic unit; and applying the input vector to the logic unit when a clock signal associated with the logic unit is gated. The method results in reduced leakage power consumption for the logic unit when the logic unit is not active with performing its normal operation, i.e. when the logic unit is idle.

摘要翻译： 这里描述了用于减少泄漏功率消耗的方法，装置和系统。 该方法包括确定用于输入到逻辑单元的输入向量，用于在逻辑单元中产生最小泄漏功率耗散的输入向量; 以及当与所述逻辑单元相关联的时钟信号被选通时，将所述输入向量应用于所述逻辑单元。 当逻辑单元在执行其正常操作时不起作用时，即当逻辑单元空闲时，该方法导致逻辑单元的泄漏功率消耗降低。

公开(公告)号：US08996833B2

公开(公告)日：2015-03-31

申请号：US13793045

申请日：2013-03-11

申请人： Larisa Novakovsky ,  Alexander Gendler ,  Ohad Stauber

发明人： Larisa Novakovsky ,  Alexander Gendler ,  Ohad Stauber

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0802 ,  G06F12/0895

摘要： Described herein are technologies for optimizing different cache configurations of a size-configurable cache. One configuration includes a base cache portion and a removable cache portion, each with different latencies. The latency of the base cache portion is modified to correspond to the latency of the removable portion.

摘要翻译： 这里描述了用于优化大小可配置高速缓存的不同高速缓存配置的技术。 一个配置包括基本高速缓存部分和可移动高速缓存部分，每个具有不同的延迟。 修改基本高速缓存部分的等待时间以对应于可移动部分的等待时间。

公开(公告)号：US20130262826A1

公开(公告)日：2013-10-03

申请号：US13991619

申请日：2011-10-06

申请人： Alexander Gendler ,  Larisa Novakovsky ,  George Leifman ,  Dana Rip

发明人： Alexander Gendler ,  Larisa Novakovsky ,  George Leifman ,  Dana Rip

IPC分类号： G06F9/38

CPC分类号： G06F9/3802 ,  G06F12/0862

摘要： An apparatus and method are described for performing history-based prefetching. For example a method according to one embodiment comprises: determining if a previous access signature exists in memory for a memory page associated with a current stream; if the previous access signature exists, reading the previous access signature from memory; and issuing prefetch operations using the previous access signature.

摘要翻译： 描述了用于执行基于历史的预取的装置和方法。 例如，根据一个实施例的方法包括：确定存储器中是否存在与当前流相关联的存储器页面的先前访问签名; 如果存在先前的访问签名，则从存储器读取先前的访问签名; 并使用先前的访问签名发出预取操作。

公开(公告)号：US20130166939A1

公开(公告)日：2013-06-27

申请号：US13334672

申请日：2011-12-22

申请人： Alexander Gendler ,  Arye Albahari ,  Yair Talker ,  Yossi Ben Simon ,  Inbar Weintrob

发明人： Alexander Gendler ,  Arye Albahari ,  Yair Talker ,  Yossi Ben Simon ,  Inbar Weintrob

IPC分类号： G06F1/04

CPC分类号： G06F1/10

摘要： Described herein are apparatus, system, and method for providing clock signal on demand. The method comprises determining an indication of clock signal usage in multiple hardware logic units; generating an enable signal according to the indication; and gating or un-gating the clock signal for clock islands of at least a hardware logic unit, of the multiple hardware logic units, in response to a logic level of the enable signal, wherein the clock islands are part of a global clock distribution network and are operable to be enabled or disabled independently.

摘要翻译： 这里描述的是用于根据需要提供时钟信号的装置，系统和方法。 该方法包括确定多个硬件逻辑单元中的时钟信号使用的指示; 根据该指示产生使能信号; 以及响应于所述使能信号的逻辑电平，对所述多个硬件逻辑单元的至少硬件逻辑单元的时钟岛进行门控或去门控时钟信号，其中所述时钟岛是全局时钟分配网络的一部分 并且可以独立地启用或禁用。