公开(公告)号：US20120290755A1

公开(公告)日：2012-11-15

申请号：US13230131

申请日：2011-09-12

申请人： Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Ramakrishnan Venkatasubramanian ,  Joseph Raymond Michael Zbiciak

发明人： Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Ramakrishnan Venkatasubramanian ,  Joseph Raymond Michael Zbiciak

IPC分类号： G06F13/14

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： A queuing requester for access to a memory system. Transaction requests received from two or more requestors access to the memory system. Each transaction request includes an associated priority value. A request queue is formed in the queuing requester. Each transaction request includes an associated priority value. A highest priority value of all pending transaction requests within the request queue is determined. An elevated priority value is selected when the highest priority value is higher than the priority value of an oldest transaction request in the request queue; otherwise the priority value of the oldest transaction request is selected. The oldest transaction request in the request queue with the selected priority value is then provided to the memory system. An arbitration contest with other requesters for access to the memory system uses the selected priority value.

摘要翻译： 访问内存系统的排队请求者。 从两个或多个请求者接收到的访问存储器系统的事务请求。 每个交易请求都包含一个关联的优先级值。 在排队请求者中形成请求队列。 每个交易请求都包含一个关联的优先级值。 确定请求队列中所有待处理事务请求的最高优先级值。 当最高优先级值高于请求队列中最早的事务请求的优先级值时，选择提升的优先级值; 否则选择最旧的事务请求的优先级值。 然后，将具有所选优先级值的请求队列中的最早的事务请求提供给存储系统。 与其他请求者的访问内存系统的仲裁比赛使用所选的优先级值。

公开(公告)号：US08904115B2

公开(公告)日：2014-12-02

申请号：US13212895

申请日：2011-08-18

申请人： Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Jonathan (Son) Hung Tran ,  Timothy David Anderson ,  Sanjive Agarwala

发明人： Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Jonathan (Son) Hung Tran ,  Timothy David Anderson ,  Sanjive Agarwala

IPC分类号： G06F12/00 ,  G06F7/483 ,  G06F12/02 ,  G06F1/32 ,  G06F9/30 ,  H03M13/35 ,  H03M13/29 ,  G06F11/10 ,  H03K19/00 ,  H03K21/00

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： Parallel pipelines are used to access a shared memory. The shared memory is accessed via a first pipeline by a processor to access cached data from the shared memory. The shared memory is accessed via a second pipeline by a memory access unit to access the shared memory. A first set of tags is maintained for use by the first pipeline to control access to the cache memory, while a second set of tags is maintained for use by the second pipeline to access the shared memory. Arbitrating for access to the cache memory for a transaction request in the first pipeline and for a transaction request in the second pipeline is performed after each pipeline has checked its respective set of tags.

摘要翻译： 并行流水线用于访问共享内存。 通过处理器通过第一管线访问共享存储器以从共享存储器访问缓存的数据。 通过存储器访问单元通过第二管线访问共享存储器以访问共享存储器。 维持第一组标签以供第一管线使用以控制对高速缓冲存储器的访问，而第二组标签被维护供第二管道用于访问共享存储器。 在每个流水线检查其相应的一组标签之后，执行仲裁以访问第一流水线中的事务请求的高速缓冲存储器和第二流水线中的事务请求。

公开(公告)号：US20130326155A1

公开(公告)日：2013-12-05

申请号：US13483813

申请日：2012-05-30

申请人： Abhijeet Ashok Chachad

发明人： Abhijeet Ashok Chachad

IPC分类号： G06F12/08

CPC分类号： G06F12/0804 ,  G06F12/0822 ,  G06F12/0897 ,  G06F2212/1016 ,  G06F2212/621

摘要： A system and method of optimized user coherence for a cache block with sparse dirty lines is disclosed wherein valid and dirty bits of each set are logically AND'ed together and the result for multiple sets are logically OR'ed together resulting in an indication whether a particular block has any dirty lines. If the result indicates that a block does not have dirty lines, then that entire block can be skipped from being written back without affecting coherency.

摘要翻译： 公开了一种用于具有稀疏脏线的高速缓存块的用户相干优化的系统和方法，其中每组的有效位和脏位被逻辑地并入到一起，并且将多个集合的结果在逻辑上被或运算在一起，导致指示是否 特定块有任何脏线。 如果结果指示块没有脏线，则可以跳过整个块而不影响一致性。

公开(公告)号：US08560896B2

公开(公告)日：2013-10-15

申请号：US13245164

申请日：2011-09-26

申请人： Joseph Raymond Michael Zbiciak ,  Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Dheera Balasubramanian

发明人： Joseph Raymond Michael Zbiciak ,  Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Dheera Balasubramanian

IPC分类号： G06F11/00

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention is an exception priority arbitration unit which prioritizes memory access permission fault and data exception signals according to a fixed hierarchy if received during a same cycle. A CPU memory access permission fault is prioritized above a DMA memory access permission fault of a direct memory access permission fault. Any memory access permission fault is prioritized above a data exception signal. A non-correctable data exception signal is prioritized above a correctable data exception signal.

摘要翻译： 本发明是一种异常优先仲裁单元，其在相同的周期内被接收时，根据固定层次来优先考虑存储器访问许可故障和数据异常信号。 CPU内存访问权限错误优先于直接内存访问许可故障的DMA内存访问权限错误。 任何存储器访问权限故障都优先于数据异常信号。 不可修正的数据异常信号优先于可纠正的数据异常信号。

公开(公告)号：US09189331B2

公开(公告)日：2015-11-17

申请号：US13247234

申请日：2011-09-28

申请人： Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Naveen Bhoria

发明人： Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Naveen Bhoria

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F11/10 ,  G06F7/483 ,  G06F9/30 ,  H03M13/35 ,  H03M13/29 ,  G06F13/16 ,  G06F13/18 ,  H03K19/00 ,  G06F1/32 ,  H03K21/00 ,  G06F12/02 ,  G06F12/12 ,  G06F13/364

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention is a cache system with a memory attribute register having plural entries. Each entry stores a write-through or a write-back indication for a corresponding memory address range. On a write to cached data the cache the cache consults the memory attribute register for the corresponding address range. Writes to addresses in regions marked as write-through always update all levels of the memory hierarchy. Writes to addresses in regions marked as write-back update only the first cache level that can service the write. The memory attribute register is preferably a memory mapped control register writable by the central processing unit.

摘要翻译： 本发明是具有多个条目的存储器属性寄存器的缓存系统。 每个条目存储对应的存储器地址范围的直写或回写指示。 在对高速缓存数据进行写入时，高速缓存会针对相应的地址范围查询存储器属性寄存器。 写入写入区域的地址写入将始终更新内存层次结构的所有级别。 写入标记为回写的区域中的地址只能更新可以为写入服务的第一个缓存级别。 存储器属性寄存器优选地是由中央处理单元可写的存储器映射控制寄存器。

公开(公告)号：US08707127B2

公开(公告)日：2014-04-22

申请号：US13243335

申请日：2011-09-23

申请人： Jonathan (Son) Hung Tran ,  Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Krishna Chaithanya Gurram

发明人： Jonathan (Son) Hung Tran ,  Abhijeet Ashok Chachad ,  Raguram Damodaran ,  Krishna Chaithanya Gurram

IPC分类号： H03M13/00

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention is a memory system with parity generation which selectively forms and stores parity bits of corresponding plural data sources. The parity generation and storage depends upon the state of a global suspend bit and a global enable bit, and parity detection/correction corresponding to each data source.

摘要翻译： 本发明是一种具有奇偶生成的存储器系统，其选择性地形成并存储对应的多个数据源的奇偶校验位。 奇偶生成和存储取决于全局挂起位和全局使能位的状态，以及与每个数据源相对应的奇偶校验检测/校正。

公开(公告)号：US20120260031A1

公开(公告)日：2012-10-11

申请号：US13245211

申请日：2011-09-26

申请人： Abhijeet Ashok Chachad ,  Raguram Damodaran

发明人： Abhijeet Ashok Chachad ,  Raguram Damodaran

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention is a data processing system including a central processing unit, an external interface, a level one cache, level two memory including level two unified cache and directly addressable memory. A level two memory controller includes a directly addressable memory read pipeline, a central processing unit write pipeline, an external cacheable pipeline and an external non-cacheable pipeline.

摘要翻译： 本发明是包括中央处理单元，外部接口，一级缓存，包括二级统一缓存的二级存储器和直接可寻址存储器的数据处理系统。 二级存储器控制器包括可直接寻址的存储器读取流水线，中央处理单元写入流水线，外部可缓存流水线和外部非缓存流水线。

公开(公告)号：US20120198272A1

公开(公告)日：2012-08-02

申请号：US13245164

申请日：2011-09-26

申请人： Joseph Raymond Michael Zbiciak ,  Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Dheera Balasubramanian

发明人： Joseph Raymond Michael Zbiciak ,  Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Dheera Balasubramanian

IPC分类号： G06F11/16

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention is an exception priority arbitration unit which prioritizes memory access permission fault and data exception signals according to a fixed hierarchy if received during a same cycle. A CPU memory access permission fault is prioritized above a DMA memory access permission fault of a direct memory access permission fault. Any memory access permission fault is prioritized above a data exception signal. A non-correctable data exception signal is prioritized above a correctable data exception signal.

摘要翻译： 本发明是一种异常优先仲裁单元，其在相同的周期内被接收时，根据固定层次来优先考虑存储器访问许可故障和数据异常信号。 CPU内存访问权限错误优先于直接内存访问许可故障的DMA内存访问权限错误。 任何存储器访问权限故障都优先于数据异常信号。 不可修正的数据异常信号优先于可纠正的数据异常信号。

公开(公告)号：US09003122B2

公开(公告)日：2015-04-07

申请号：US13247209

申请日：2011-09-28

申请人： Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Jonathan (Son) Hung Tran ,  David Matthew Thompson

发明人： Raguram Damodaran ,  Abhijeet Ashok Chachad ,  Jonathan (Son) Hung Tran ,  David Matthew Thompson

IPC分类号： G06F12/08 ,  G06F11/10 ,  G06F7/483 ,  G06F9/30 ,  H03M13/35 ,  H03M13/29 ,  H03K19/00 ,  G06F1/32 ,  H03K21/00 ,  G06F12/02

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： This invention assures cache coherence in a multi-level cache system upon eviction of a higher level cache line. A victim buffer stored data on evicted lines. On a DMA access that may be cached in the higher level cache the lower level cache sends a snoop write. The address of this snoop write is compared with the victim buffer. On a hit in the victim buffer the write completes in the victim buffer. When the victim data passes to the next cache level it is written into a second victim buffer to be retired when the data is committed to cache. DMA write addresses are compared to addresses in this second victim buffer. On a match the write takes place in the second victim buffer. On a failure to match the controller sends a snoop write.

摘要翻译： 本发明在驱逐较高级别的高速缓存行时确保多级高速缓存系统中的高速缓存一致性。 受害者缓冲区将数据存储在被驱逐的行上。 在可能缓存在较高级别缓存中的DMA访问中，下级缓存发送窥探写。 将该窥探写的地址与受害缓冲区进行比较。 在受害缓冲区中的命中，写入在受害缓冲区中完成。 当受害者数据传递到下一个缓存级别时，当数据被提交到高速缓存时，它被写入第二个受害缓冲区以便退出。 DMA写地址与第二个受害缓冲区中的地址进行比较。 在匹配中，写入发生在第二个受害缓冲区中。 在无法匹配的情况下，控制器发出一个窥探写。

公开(公告)号：US08904260B2

公开(公告)日：2014-12-02

申请号：US13243370

申请日：2011-09-23

申请人： Jonathan (Son) Hung Tran ,  Abhijeet Ashok Chachad ,  Joseph Raymond Michael Zbiciak ,  Krishna Chaithanya Gurram

发明人： Jonathan (Son) Hung Tran ,  Abhijeet Ashok Chachad ,  Joseph Raymond Michael Zbiciak ,  Krishna Chaithanya Gurram

IPC分类号： H03M13/00 ,  G11C29/00 ,  G06F11/10 ,  G06F7/483 ,  G06F9/30 ,  H03M13/35 ,  H03M13/29 ,  H03K19/00 ,  G06F1/32 ,  H03K21/00 ,  G06F12/02

CPC分类号： G06F12/1081 ,  G06F1/3296 ,  G06F7/483 ,  G06F9/3012 ,  G06F11/1064 ,  G06F12/0246 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/12 ,  G06F13/1605 ,  G06F13/1652 ,  G06F13/1657 ,  G06F13/1663 ,  G06F13/18 ,  G06F13/364 ,  G06F2212/1021 ,  G06F2212/1032 ,  G06F2212/221 ,  G06F2212/2532 ,  G06F2212/283 ,  G06F2212/608 ,  H03K19/0016 ,  H03K21/00 ,  H03M13/2903 ,  H03M13/353 ,  Y02D10/124 ,  Y02D10/172 ,  Y02D50/20

摘要： The invention is a memory system having two memory banks which can store and recall with memory error detection and correction on data of two different sizes. For writing separate parity generators form parity bits for respective memory banks. For reading separate parity detector/generators operate on data of separate memory banks.

摘要翻译： 本发明是一种具有两个存储体的存储器系统，其可以存储和调用具有两种不同尺寸的数据的存储器错误检测和校正。 为单独的奇偶校验生成器形成相应存储体的奇偶校验位。 用于读取单独的奇偶检测器/发生器对单独存储体的数据进行操作。