公开(公告)号：US07276417B2

公开(公告)日：2007-10-02

申请号：US11320221

申请日：2005-12-28

申请人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L21/823878 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/7846

摘要： A method for forming stressors in a semiconductor substrate is provided. The method includes providing a semiconductor substrate including a first device region and a second device region, forming shallow trench isolation (STI) regions with a high-shrinkage dielectric material in the first and the second device regions wherein the STI regions define a first active region in the first device region and a second active region in the second device region, forming an insulation mask over the STI region and the first active region in the first device region wherein the insulation mask does not extend over the second device region, and performing a stress-tuning treatment to the semiconductor substrate. The first active region and second active region have tensile stress and compressive stress respectively. An NMOS and a PMOS device are formed on the first and second active regions, respectively.

摘要翻译： 提供了一种在半导体衬底中形成应力源的方法。 该方法包括提供包括第一器件区域和第二器件区域的半导体衬底，在第一和第二器件区域中形成具有高收缩介电材料的浅沟槽隔离（STI）区域，其中STI区域限定第一有源区域 在所述第一器件区域和所述第二器件区域中的第二有源区域中，在所述STI区域和所述第一器件区域中的所述第一有源区域上形成绝缘掩模，其中所述绝缘掩模不在所述第二器件区域上延伸，并执行 对半导体衬底进行应力调谐处理。 第一活性区和第二活性区分别具有拉伸应力和压应力。 分别在第一和第二有源区上形成NMOS和PMOS器件。

公开(公告)号：US08828813B2

公开(公告)日：2014-09-09

申请号：US13446375

申请日：2012-04-13

申请人： Yu-Lien Huang ,  Meng-Chun Chang

发明人： Yu-Lien Huang ,  Meng-Chun Chang

IPC分类号： H01L21/338

CPC分类号： H01L29/785 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7834 ,  H01L29/7848

摘要： The present disclosure relates to a device and method for strain inducing or high mobility channel replacement in a semiconductor device. The semiconductor device is configured to control current from a source to a drain through a channel region by use of a gate. A strain inducing or high mobility layer produced in the channel region between the source and drain can result in better device performance compared to Si, faster devices, faster data transmission, and is fully compatible with the current semiconductor manufacturing infrastructure.

摘要翻译： 本公开涉及用于半导体器件中的应变诱导或高迁移率信道替换的装置和方法。 半导体器件被配置为通过使用栅极通过沟道区域控制从源极到漏极的电流。 在源极和漏极之间的沟道区域中产生的应变诱导或高迁移率层可以产生与Si相比更快的器件性能，更快的器件，更快的数据传输，并且与当前的半导体制造基础设施完全兼容。

公开(公告)号：US07579248B2

公开(公告)日：2009-08-25

申请号：US11352588

申请日：2006-02-13

申请人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636

摘要： A method for improving uniformity of stressors of MOS devices is provided. The method includes forming a gate dielectric over a semiconductor substrate, forming a gate electrode on the gate dielectric, forming a spacer on respective sidewalls of the gate electrode and the gate dielectric, forming a recess in the semiconductor adjacent the spacer, and depositing SiGe in the recess to form a SiGe stressor. The method further includes etching the SiGe stressor to improve the uniformity of SiGe stressors.

摘要翻译： 提供了一种改善MOS器件的应力源均匀性的方法。 该方法包括在半导体衬底上形成栅极电介质，在栅极电介质上形成栅电极，在栅电极和栅极电介质的相应侧壁上形成间隔物，在邻近间隔物的半导体中形成凹陷，并将SiGe沉积在 凹陷形成SiGe应激源。 该方法还包括蚀刻SiGe应力器以改善SiGe应力的均匀性。

公开(公告)号：US08980719B2

公开(公告)日：2015-03-17

申请号：US12768884

申请日：2010-04-28

申请人： Chun Hsiung Tsai ,  Yu-Lien Huang ,  De-Wei Yu

发明人： Chun Hsiung Tsai ,  Yu-Lien Huang ,  De-Wei Yu

IPC分类号： H01L21/225 ,  H01L29/66

CPC分类号： H01L29/785 ,  H01L21/02274 ,  H01L21/2254 ,  H01L21/2255 ,  H01L21/324 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/167 ,  H01L29/66803 ,  H01L29/7834 ,  H01L29/7842

摘要： An embodiment of the disclosure includes doping a FinFET. A dopant-rich layer comprising an dopant is formed on a top surface and sidewalls of a semiconductor fin of a substrate. A cap layer is formed to cover the dopant-rich layer. The substrate is annealed to drives the dopant from the dopant-rich layer into the semiconductor fin.

摘要翻译： 本公开的实施例包括掺杂FinFET。 在衬底的半导体翅片的顶表面和侧壁上形成包含掺杂剂的富掺杂层。 形成覆盖富掺杂层的覆盖层。 将衬底退火以将掺杂剂从富掺杂剂层驱动到半导体鳍片中。

公开(公告)号：US08809175B2

公开(公告)日：2014-08-19

申请号：US13183909

申请日：2011-07-15

申请人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

发明人： Chun Hsiung Tsai ,  Xiong-Fei Yu ,  Yu-Lien Huang ,  Da-Wen Lin

IPC分类号： H01L21/28

CPC分类号： H01L21/324 ,  H01L21/28088 ,  H01L21/28176 ,  H01L21/28185 ,  H01L29/401 ,  H01L29/4966 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7833

摘要： Multi-stage preheat high-temperature anneal processes after the deposition of the gate dielectric layer(s) reduce the number of interfacial sites and improve the negative bias temperature instability (NTBI) performance of a p-type metal-oxide-semiconductor transistor (PMOS). The gate dielectric layers may include an interfacial oxide layer and a high-k dielectric layer. The multi-stage preheat is designed to reduce dopant deactivation and to improve inter-mixing between the interfacial oxide layer and the high-k dielectric layer. The high-temperature anneal is used to reduce the number of interfacial sites at the interface between the silicon substrate and the interfacial oxide layer.

摘要翻译： 在沉积栅极电介质层之后的多级预热高温退火工艺减少界面位置的数量并改善p型金属氧化物半导体晶体管（PMOS）的负偏压温度不稳定性（NTBI）性能 ）。 栅极电介质层可以包括界面氧化物层和高k电介质层。 多级预热设计用于减少掺杂剂失活并改善界面氧化物层和高k电介质层之间的相互混合。 高温退火用于减少硅衬底和界面氧化物层之间界面处的界面位置数。

公开(公告)号：US08461015B2

公开(公告)日：2013-06-11

申请号：US12757203

申请日：2010-04-09

申请人： Yu-Lien Huang ,  Han-Pin Chung ,  Shiang-Bau Wang

发明人： Yu-Lien Huang ,  Han-Pin Chung ,  Shiang-Bau Wang

IPC分类号： H01L21/76 ,  H01L21/469

CPC分类号： H01L21/76224

摘要： A method for forming an STI structure is provided. In one embodiment, a trench is formed in a substrate, the trench having a first sidewall and a second sidewall opposite the first sidewall, the sidewalls extending down to a bottom portion of the trench. An insulating material is deposited to line the surfaces of the sidewalls and the bottom portion. The insulating material proximate the top portions and the bottom portion of the trench are thereafter etched back. The insulating material is deposited to line the inside surfaces of the trench at a rate sufficient to allow a first protruding insulating material deposited on the first sidewall and a second protruding insulating material deposited on the second sidewall to approach theretogether. The steps of etching back and depositing are repeated to have the first and second protruding materials abut, thereby forming a void near the bottom of the trench.

摘要翻译： 提供了一种用于形成STI结构的方法。 在一个实施例中，在衬底中形成沟槽，沟槽具有第一侧壁和与第一侧壁相对的第二侧壁，所述侧壁向下延伸到沟槽的底部。 沉积绝缘材料以对侧壁和底部的表面进行排列。 此后，接近顶部和沟槽底部的绝缘材料被回蚀。 绝缘材料被沉积成以足以允许沉积在第一侧壁上的第一突出绝缘材料和沉积在第二侧壁上的第二突出绝缘材料一齐接近的速率对沟槽的内表面进行排列。 重复蚀刻回落和沉积的步骤以使第一和第二突出材料抵接，从而在沟槽的底部附近形成空隙。

公开(公告)号：US20060154481A1

公开(公告)日：2006-07-13

申请号：US10905517

申请日：2005-01-07

申请人： Zhen-Cheng Wu ,  Cheng-Hung Chang ,  Yu-Lien Huang ,  Shwang-Ming Cheng

发明人： Zhen-Cheng Wu ,  Cheng-Hung Chang ,  Yu-Lien Huang ,  Shwang-Ming Cheng

IPC分类号： H01L21/44

CPC分类号： H01L21/76888 ,  H01L21/3003 ,  H01L29/665

摘要： Disclosed herein are various embodiments of semiconductor devices and related methods of manufacturing a semiconductor device. In one embodiment, a method includes providing a semiconductor substrate and forming a metal silicide on the semiconductor substrate. In addition, the method includes treating an exposed surface of the metal silicide with a hydrogen/nitrogen-containing compound to form a treated layer on the exposed surface, where the composition of the treated layer hinders oxidation of the exposed surface. The method may then further include depositing a dielectric layer over the treated layer and the exposed surface of the metal silicide.

摘要翻译： 这里公开了半导体器件的各种实施例和制造半导体器件的相关方法。 在一个实施例中，一种方法包括提供半导体衬底并在半导体衬底上形成金属硅化物。 此外，该方法包括用含氢/氮化合物处理金属硅化物的暴露表面以在暴露表面上形成处理层，其中处理层的组成阻碍了暴露表面的氧化。 该方法可以进一步包括在经处理的层和金属硅化物的暴露表面上沉积介电层。

公开(公告)号：US09881840B2

公开(公告)日：2018-01-30

申请号：US13157179

申请日：2011-06-09

申请人： Yu-Lien Huang ,  Ziwei Fang ,  Tsan-Chun Wang ,  Chii-Ming Wu ,  Chun Hsiung Tsai

发明人： Yu-Lien Huang ,  Ziwei Fang ,  Tsan-Chun Wang ,  Chii-Ming Wu ,  Chun Hsiung Tsai

IPC分类号： H01L21/8238 ,  H01L21/3115 ,  H01L21/033 ,  H01L21/3213

CPC分类号： H01L21/823814 ,  H01L21/0337 ,  H01L21/31155 ,  H01L21/32139 ,  H01L21/823807

摘要： A hard mask layer with a limited thickness is formed over a gate electrode layer. A treatment is provided on the hard mask layer to transform the hard mask layer to be more resistant to wet etching solution. A patterning is provided on the treated hard mask layer and the gate electrode to from a gate structure.

公开(公告)号：US09263252B2

公开(公告)日：2016-02-16

申请号：US13735949

申请日：2013-01-07

申请人： Chun-Wei Chang ,  Yi-An Lin ,  Neng-Kuo Chen ,  Sey-Ping Sun ,  Clement Hsingjen Wann ,  Yu-Lien Huang

发明人： Chun-Wei Chang ,  Yi-An Lin ,  Neng-Kuo Chen ,  Sey-Ping Sun ,  Clement Hsingjen Wann ,  Yu-Lien Huang

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/02 ,  H01L29/66

CPC分类号： H01L21/022 ,  H01L29/66545

摘要： This description relates to a method including forming an interlayer dielectric (ILD) layer and a dummy gate structure over a substrate and forming a cavity in a top portion of the ILD layer. The method further includes forming a protective layer to fill the cavity. The method further includes planarizing the protective layer. A top surface of the planarized protective layer is level with a top surface of the dummy gate structure. This description also relates to a semiconductor device including first and second gate structures and an ILD layer formed on a substrate. The semiconductor device further includes a protective layer formed on the ILD layer, the protective layer having a different etch selectivity than the ILD layer, where a top surface of the protective layer is level with the top surfaces of the first and second gate structures.

摘要翻译： 该描述涉及包括在衬底上形成层间电介质（ILD）层和虚拟栅极结构并在ILD层的顶部形成腔的方法。 该方法还包括形成保护层以填充空腔。 该方法还包括平坦化保护层。 平坦化保护层的顶表面与虚拟栅结构的顶表面平齐。 该描述还涉及包括第一和第二栅极结构以及形成在衬底上的ILD层的半导体器件。 半导体器件还包括形成在ILD层上的保护层，保护层具有与ILD层不同的蚀刻选择性，其中保护层的顶表面与第一和第二栅极结构的顶表面平齐。

公开(公告)号：US08431453B2

公开(公告)日：2013-04-30

申请号：US13077358

申请日：2011-03-31

申请人： Yu-Lien Huang ,  Chia-Pin Lin ,  Sheng-Hsiung Wang ,  Fan-Yi Hsu ,  Chun-Liang Tai

发明人： Yu-Lien Huang ,  Chia-Pin Lin ,  Sheng-Hsiung Wang ,  Fan-Yi Hsu ,  Chun-Liang Tai

IPC分类号： H01L21/338

CPC分类号： H01L27/088 ,  H01L29/513 ,  H01L29/66545

摘要： The embodiments of methods and structures disclosed herein provide mechanisms of performing doping an inter-level dielectric film, ILD0, surrounding the gate structures with a dopant to reduce its etch rates during the processes of removing dummy gate electrode layer and/or gate dielectric layer for replacement gate technologies. The ILD0 film may be doped with a plasma doping process (PLAD) or an ion beam process. Post doping anneal is optional.

摘要翻译： 本文公开的方法和结构的实施例提供了利用掺杂剂围绕栅极结构进行掺杂层间电介质膜ILD0的机制，以在去除伪栅极电极层和/或栅极电介质层的过程中降低其蚀刻速率 替换门技术。 可以用等离子体掺杂工艺（PLAD）或离子束工艺来掺杂ILD0膜。 后掺杂退火是可选的。