公开(公告)号：US20160239304A1

公开(公告)日：2016-08-18

申请号：US14757857

申请日：2015-12-26

申请人： Martin G. Dixon ,  Ravi Rajwar ,  Konrad K. Lai ,  Robert S. Chappell ,  Rajesh S. Parthasarathy ,  Alexandre J. Farcy ,  Ilhyun Kim ,  Prakash Math ,  Matthew Merten ,  Vijaykumar Kadgi

发明人： Martin G. Dixon ,  Ravi Rajwar ,  Konrad K. Lai ,  Robert S. Chappell ,  Rajesh S. Parthasarathy ,  Alexandre J. Farcy ,  Ilhyun Kim ,  Prakash Math ,  Matthew Merten ,  Vijaykumar Kadgi

IPC分类号： G06F9/38 ,  G06F9/30 ,  G06F12/08 ,  G06F12/10 ,  G06F9/46

CPC分类号： G06F9/3855 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/30087 ,  G06F9/30098 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/3802 ,  G06F9/3834 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3859 ,  G06F9/3861 ,  G06F9/467 ,  G06F9/528 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/084 ,  G06F12/0862 ,  G06F12/0875 ,  G06F12/0895 ,  G06F12/0897 ,  G06F12/1027 ,  G06F12/1045 ,  G06F13/1673 ,  G06F13/4068 ,  G06F13/4282 ,  G06F2212/452 ,  G06F2212/50 ,  G06F2212/60 ,  G06F2212/602 ,  G06F2212/621 ,  G06F2212/68 ,  G06F2212/682

摘要： An apparatus and method is described herein for providing robust speculative code section abort control mechanisms. Hardware is able to track speculative code region abort events, conditions, and/or scenarios, such as an explicit abort instruction, a data conflict, a speculative timer expiration, a disallowed instruction attribute or type, etc. And hardware, firmware, software, or a combination thereof makes an abort determination based on the tracked abort events. As an example, hardware may make an initial abort determination based on one or more predefined events or choose to pass the event information up to a firmware or software handler to make such an abort determination. Upon determining an abort of a speculative code region is to be performed, hardware, firmware, software, or a combination thereof performs the abort, which may include following a fallback path specified by hardware or software. And to enable testing of such a fallback path, in one implementation, hardware provides software a mechanism to always abort speculative code regions.

摘要翻译： 本文描述了一种用于提供鲁棒的推测代码部分中止控制机制的装置和方法。 硬件能够跟踪推测性代码区域中止事件，条件和/或场景，例如显式中止指令，数据冲突，推测定时器到期，不允许的指令属性或类型等。硬件，固件，软件， 或其组合基于跟踪的中止事件进行中止判定。 作为示例，硬件可以基于一个或多个预定义事件进行初始中止确定，或者选择将事件信息传递到固件或软件处理程序以进行这种中止确定。 在确定要执行推测代码区域的中止时，硬件，固件，软件或其组合执行中止，其可以包括跟随由硬件或软件指定的回退路径。 并且为了能够测试这样的回退路径，在一个实现中，硬件为软件提供一种总是中止推测代码区域的机制。

公开(公告)号：US09405537B2

公开(公告)日：2016-08-02

申请号：US13997186

申请日：2011-12-22

申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Erdinc Ozturk ,  Vinodh Gopal ,  Wajdi K. Feghali ,  Sean M. Gulley ,  Martin G. Dixon

IPC分类号： G06F9/30 ,  H04L9/06 ,  G06F9/38

CPC分类号： G06F9/30029 ,  G06F9/30007 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/3885 ,  G06F9/3895 ,  H04L9/0643

摘要： An apparatus is described that includes an execution unit within an instruction pipeline. The execution unit has multiple stages of a circuit that includes a) and b) as follows. a) a first logic circuitry section having multiple mix logic sections each having: i) a first input to receive a first quad word and a second input to receive a second quad word; ii) an adder having a pair of inputs that are respectively coupled to the first and second inputs; iii) a rotator having a respective input coupled to the second input; iv) an XOR gate having a first input coupled to an output of the adder and a second input coupled to an output of the rotator. b) permute logic circuitry having inputs coupled to the respective adder and XOR gate outputs of the multiple mix logic sections.

摘要翻译： 描述了包括指令流水线内的执行单元的装置。 执行单元具有包括a）和b）的电路的多个级，如下所述。 a）具有多个混合逻辑部分的第一逻辑电路部分，每个混合逻辑部分具有：i）用于接收第一四进制字的第一输入和用于接收第二四字的第二输入; ii）具有分别耦合到第一和第二输入的一对输入的加法器; iii）具有耦合到第二输入的相应输入的旋转器; iv）具有耦合到加法器的输出的第一输入和耦合到转子的输出的第二输入的异或门。 b）具有耦合到多个混合逻辑部分的相应加法器和异或门输出的输入的置换逻辑电路。

公开(公告)号：US09100184B2

公开(公告)日：2015-08-04

申请号：US13976741

申请日：2011-12-22

申请人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Gilbert M. Wolrich ,  Kirk S. Yap ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： H04L29/00 ,  H04L9/28 ,  H04L9/06 ,  G06F21/72

CPC分类号： H04L9/28 ,  G06F9/30007 ,  G06F9/30036 ,  G06F21/72 ,  H04L9/0643 ,  H04L2209/122

摘要： A method of an aspect includes receiving an instruction indicating a first source having at least one set of four state matrix data elements, which represent a complete set of four inputs to a G function of a cryptographic hashing algorithm. The algorithm uses a sixteen data element state matrix, and alternates between updating data elements in columns and diagonals. The instruction also indicates a second source having data elements that represent message and constant data. In response to the instruction, a result is stored in a destination indicated by the instruction. The result includes updated state matrix data elements including at least one set of four updated state matrix data elements. Each of the four updated state matrix data elements represents a corresponding one of the four state matrix data elements of the first source, which has been updated by the G function.

摘要翻译： 一种方面的方法包括：接收指示具有至少一组四个状态矩阵数据元素的第一源的指令，其表示对密码散列算法的G函数的四个输入的完整集合。 该算法使用十六个数据元素状态矩阵，并在列和对角线之间更新数据元素。 该指令还指示具有表示消息和常数数据的数据元素的第二源。 响应该指令，结果存储在指令指示的目的地中。 结果包括更新的状态矩阵数据元素，包括至少一组四个更新的状态矩阵数据元素。 四个更新的状态矩阵数据元素中的每一个表示已由G功能更新的第一源的四个状态矩阵数据元素中的相应一个。

公开(公告)号：US20150055778A1

公开(公告)日：2015-02-26

申请号：US13976175

申请日：2011-12-29

申请人： George W. Cox ,  David Johnston ,  Martin G. Dixon ,  Stephen A. Fischer ,  Jason W. Brandt

发明人： George W. Cox ,  David Johnston ,  Martin G. Dixon ,  Stephen A. Fischer ,  Jason W. Brandt

IPC分类号： H04L9/08 ,  G06F7/58

CPC分类号： H04L9/0869 ,  G06F7/588 ,  G06F9/30007 ,  H04L9/0662 ,  H04L2209/24

摘要： A hardware-based digital random number generator is provided. In one embodiment, a processor includes a digital random number generator (DRNG) to condition entropy data provided by an entropy source, to generate a plurality of deterministic random bit (DRB) strings, and to generate a plurality of nondeterministic random bit (NRB) strings, and an execution unit coupled to the DRNG, in response to a first instruction to read a seed value, to retrieve one of the NRB strings from the DRNG and to store the NRB string in a destination register specified by the first instruction.

摘要翻译： 提供了一种基于硬件的数字随机数发生器。 在一个实施例中，处理器包括数字随机数发生器（DRNG），用于对熵源提供的熵数据进行条件生成，以产生多个确定性随机位（DRB）串，并产生多个非确定性随机位（NRB） 响应于读取种子值的第一指令，从DRNG检索NRB字符串中的一个并将NRB字符串存储在由第一指令指定的目的地寄存器中，耦合到DRNG的执行单元。

公开(公告)号：US08954754B2

公开(公告)日：2015-02-10

申请号：US13976293

申请日：2011-12-22

申请人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

发明人： Kirk S. Yap ,  Gilbert M. Wolrich ,  James D. Guilford ,  Vinodh Gopal ,  Erdinc Ozturk ,  Sean M. Gulley ,  Wajdi K. Feghali ,  Martin G. Dixon

IPC分类号： H04L9/00 ,  G06F21/60 ,  H04L9/32

CPC分类号： G06F21/602 ,  G06F9/30007 ,  H04L9/0643 ,  H04L9/3239 ,  H04L2209/122

摘要： A processor includes an instruction decoder to receive a first instruction to process a SHA-1 hash algorithm, the first instruction having a first operand to store a SHA-1 state, a second operand to store a plurality of messages, and a third operand to specify a hash function, and an execution unit coupled to the instruction decoder to perform a plurality of rounds of the SHA-1 hash algorithm on the SHA-1 state specified in the first operand and the plurality of messages specified in the second operand, using the hash function specified in the third operand.

摘要翻译： 处理器包括指令解码器，用于接收处理SHA-1散列算法的第一指令，所述第一指令具有用于存储SHA-1状态的第一操作数，存储多个消息的第二操作数和第三操作数， 指定散列函数，以及执行单元，其耦合到指令解码器，以在第一操作数中指定的SHA-1状态和第二操作数中指定的多个消息中执行多轮SHA-1散列算法，使用 第三个操作数中指定的散列函数。

公开(公告)号：US20150032998A1

公开(公告)日：2015-01-29

申请号：US13997243

申请日：2012-02-02

申请人： Ravi Rajwar ,  Martin G. Dixon ,  Konrad K. Lai ,  Alexandre J. Farcy ,  Bret L. Toll ,  Robert S. Chappell ,  Matthew C. Merten ,  Rajesh S. Parthasarathy ,  Per Hammarlund

发明人： Ravi Rajwar ,  Martin G. Dixon ,  Konrad K. Lai ,  Alexandre J. Farcy ,  Bret L. Toll ,  Robert S. Chappell ,  Matthew C. Merten ,  Rajesh S. Parthasarathy ,  Per Hammarlund

IPC分类号： G06F9/30

CPC分类号： G06F9/30181 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/30145 ,  G06F9/3834 ,  G06F9/3851 ,  G06F9/3859

摘要： An apparatus and method is described herein for providing speculation control instructions. An xAcquire and xRelease instruction are provided to define a critical section. In one embodiment, the xAcquire instruction includes a lock instruction with an elision prefix and the xRelease instruction includes a lock release instruction with an elision prefix. As a result, a processor is able to elide locks and transactionally execute a critical section defined in software by xAcquire and xRelease. But by adding only prefix hints, legacy processor are able to execute the same code by just ignoring the hints and executing the critical section traditionally with locks to guarantee mutual exclusion. Moreover, xBegin and xEnd are similarly provided for in an Instruction Set Architecture (ISA) to define a transactional code region. In addition, other control speculation instructions, such as xAbort to enable explicit abort of a critical or transactional code section and xTest to test a state of speculative execution is also provided in the ISA.

摘要翻译： 这里描述了一种用于提供猜测控制指令的装置和方法。 提供xAcquire和xRelease指令来定义关键部分。 在一个实施例中，xAcquire指令包括具有检验前缀的锁定指令，并且xRelease指令包括具有检验前缀的锁定释放指令。 因此，处理器能够通过xAcquire和xRelease来删除锁定和事务性地执行在软件中定义的关键部分。 但是通过仅添加前缀提示，传统处理器能够通过忽略提示并执行传统的锁定关键部分来保证互斥，从而执行相同的代码。 此外，xBegin和xEnd在指令集架构（ISA）中类似地提供以定义事务代码区域。 此外，还在ISA中提供了其他控制推测指令，例如xAbort，以实现关键或事务代码段的显示中止，以及xTest测试推测执行状态。

公开(公告)号：US20140281398A1

公开(公告)日：2014-09-18

申请号：US13844873

申请日：2013-03-16

申请人： WILLIAM C. RASH ,  Martin G. Dixon ,  Yazmin A. Santiago

发明人： WILLIAM C. RASH ,  Martin G. Dixon ,  Yazmin A. Santiago

IPC分类号： G06F9/455

CPC分类号： G06F9/455 ,  G06F9/3017 ,  G06F9/30189 ,  G06F9/382

摘要： A processor of an aspect includes decode logic to receive a first instruction and to determine that the first instruction is to be emulated. The processor also includes emulation mode aware post-decode instruction processor logic coupled with the decode logic. The emulation mode aware post-decode instruction processor logic is to process one or more control signals decoded from an instruction. The instruction is one of a set of one or more instructions used to emulate the first instruction. The one or more control signals are to be processed differently by the emulation mode aware post-decode instruction processor logic when in an emulation mode than when not in the emulation mode. Other apparatus are also disclosed as well as methods and systems.

公开(公告)号：US08787565B2

公开(公告)日：2014-07-22

申请号：US11841556

申请日：2007-08-20

申请人： Shay Gueron ,  Martin G. Dixon ,  Srinivas Chennupaty ,  Mayank Bomb ,  Brent R. Boswell

发明人： Shay Gueron ,  Martin G. Dixon ,  Srinivas Chennupaty ,  Mayank Bomb ,  Brent R. Boswell

IPC分类号： H04K1/00 ,  H04L9/00

CPC分类号： H04L9/28 ,  G06F9/30007 ,  H04L9/0631 ,  H04L2209/125 ,  H04L2209/24

摘要： An Advanced Encryption Standard (AES) key generation assist instruction is provided. The AES key generation assist instruction assists in generating round keys used to perform AES encryption and decryption operations. The AES key generation instruction operates independent of the size of the cipher key and performs key generation operations in parallel on four 32-bit words thereby increasing the speed at which the round keys are generated. This instruction is easy to use in software. Hardware implementation of this instruction removes potential threats of software (cache access based) side channel attacks on this part of the AES algorithm.

摘要翻译： 提供了高级加密标准（AES）密钥生成辅助指令。 AES密钥生成辅助指令有助于生成用于执行AES加密和解密操作的循环密钥。 AES密钥生成指令独立于密码密钥的大小，并行执行四个32位字的密钥生成操作，从而增加生成循环密钥的速度。 该指令在软件中易于使用。 该指令的硬件实现可以消除这部分AES算法对软件（基于缓存访问的）侧面信道攻击的潜在威胁。

公开(公告)号：US20130326201A1

公开(公告)日：2013-12-05

申请号：US13995494

申请日：2011-12-22

申请人： Vinodh Gopal ,  James d. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

发明人： Vinodh Gopal ,  James d. Guilford ,  Gilbert M. Wolrich ,  Erdinc Ozturk ,  Wajdi K. Feghali ,  Kirk S. Yap ,  Sean M. Gulley ,  Martin G. Dixon ,  Robert S. Chappell

IPC分类号： G06F9/30

CPC分类号： G06F9/30043 ,  G06F9/30018 ,  G06F9/34

摘要： An apparatus and method are described for processing bit streams using bit-oriented instructions. For example, a method according to one embodiment includes the operations of: executing an instruction to get bits for an operation, the instruction identifying a start bit address and a number of bits to be retrieved; retrieving the bits identified by the start bit address and number of bits from a bit-oriented register or cache; and performing a sequence of specified bit operations on the retrieved bits to generate results.

摘要翻译： 描述了一种用于使用面向位的指令来处理比特流的装置和方法。 例如，根据一个实施例的方法包括以下操作：执行用于获得用于操作的比特的指令，所述指令标识起始比特地址和要检索的比特数; 从面向比特的寄存器或高速缓存中检索由起始位地址和位数标识的位; 并对所检索的位执行指定位操作的序列以产生结果。

公开(公告)号：US20130305019A1

公开(公告)日：2013-11-14

申请号：US13996352

申请日：2011-09-30

申请人： Paul Caprioli ,  Martin G. Dixon ,  Brett L. Toll ,  Muawya M. Al-Otoom ,  Omar M. Shaikh

发明人： Paul Caprioli ,  Martin G. Dixon ,  Brett L. Toll ,  Muawya M. Al-Otoom ,  Omar M. Shaikh

IPC分类号： G06F9/30

CPC分类号： G06F9/30043 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/30189 ,  G06F9/3808 ,  G06F9/3877 ,  G06F9/3887

摘要： A dynamic optimization of code for a processor-specific dynamic binary translation of hot code pages (e.g., frequently executed code pages) may be provided by a run-time translation layer. A method may be provided to use an instruction look-aside buffer (iTLB) to map original code pages and translated code pages. The method may comprise fetching an instruction from an original code page, determining whether the fetched instruction is a first instruction of a new code page and whether the original code page is deprecated. If both determinations return yes, the method may further comprise fetching a next instruction from a translated code page. If either determinations returns no, the method may further comprise decoding the instruction and fetching the next instruction from the original code page.

摘要翻译： 可以由运行时转换层提供用于热代码页（例如，经常执行的代码页）的处理器特定的动态二进制转换的代码的动态优化。 可以提供一种方法来使用指令后备缓冲器（iTLB）来映射原始代码页和转换的代码页。 该方法可以包括从原始代码页获取指令，确定所提取的指令是否是新代码页的第一指令以及原始代码页是否已被弃用。 如果两个确定返回是，该方法还可以包括从转换的代码页获取下一个指令。 如果任一确定返回否，则该方法还可以包括解码指令并从原始代码页获取下一条指令。