公开(公告)号：US4920609A

公开(公告)日：1990-05-01

申请号：US383706

申请日：1989-07-24

申请人： Chun-Hsien Lin

发明人： Chun-Hsien Lin

IPC分类号： E05C17/08 ,  E05F3/22

CPC分类号： E05C17/085 ,  E05F3/221 ,  E05Y2900/132 ,  Y10S16/17 ,  Y10T16/281 ,  Y10T16/625

摘要： A door closer is set forth having a housing, a plunger rod in the housing with a plunger at the inner end of the rod, and a main spring around the rod between the plunger and a housing end for urging the rod into the housing. An actuator carried at the housing end with an opening for the rod and mounted for transverse sliding motion relative to the rod, with a spring for urging the actuator into a latch space in the rod is utilized. With the door closer connected to a door, the actuator slides into the latch space when the door has been opened, to hold the door open. A further opening movement raises the actuator out of the latch space and a sleeve maintains the actuator raised, permitting closing of the door.

摘要翻译： 门闭合器被设置为具有壳体，在壳体中的柱塞杆，在杆的内端具有柱塞，以及在柱塞和用于将杆推入壳体之间的杆周围的主弹簧。 在壳体端承载有用于杆的开口的致动器，其被安装成用于相对于杆的横向滑动运动，其中弹簧用于将致动器推动到杆中的闩锁空间中。 当门关闭器连接到门时，当门打开时，执行器滑入闩锁空间，以将门打开。 进一步的打开运动将致动器提升到闩锁空间之外，并且套筒保持致动器升高，从而允许关闭门。

公开(公告)号：US08860150B2

公开(公告)日：2014-10-14

申请号：US12634689

申请日：2009-12-10

申请人： Chin-Fu Lin ,  Nien-Ting Ho ,  Chun-Hsien Lin ,  Chih-Hao Yu ,  Cheng-Hsien Chou

发明人： Chin-Fu Lin ,  Nien-Ting Ho ,  Chun-Hsien Lin ,  Chih-Hao Yu ,  Cheng-Hsien Chou

IPC分类号： H01L21/70 ,  H01L29/78 ,  H01L29/66 ,  H01L21/28 ,  H01L21/8238 ,  H01L29/51 ,  H01L29/49

CPC分类号： H01L29/66545 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

摘要： The metal gate structure of the present invention can include a TiN complex, and the N/Ti proportion of the TiN complex is decreased from bottom to top. In one embodiment, the TiN complex can include a single TiN layer, which has an N/Ti proportion gradually decreasing from bottom to top. In another embodiment, the TiN complex can include a plurality of TiN layers stacking together. In such a case, the lowest TiN layer has a higher N/Ti proportion than the adjusted TiN layer.

摘要翻译： 本发明的金属栅极结构可以包括TiN络合物，TiN络合物的N / Ti比例从下到上减小。 在一个实施方案中，TiN络合物可以包括单个TiN层，其具有从底部到顶部逐渐减小的N / Ti比例。 在另一个实施方案中，TiN复合物可以包括堆叠在一起的多个TiN层。 在这种情况下，最低的TiN层具有比调整后的TiN层更高的N / Ti比例。

公开(公告)号：US20130277686A1

公开(公告)日：2013-10-24

申请号：US13454036

申请日：2012-04-23

申请人： An-Chi Liu ,  Chun-Hsien Lin

发明人： An-Chi Liu ,  Chun-Hsien Lin

IPC分类号： H01L29/161 ,  H01L29/772

CPC分类号： H01L29/66795 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/785

摘要： A metal gate process comprises the steps of providing a substrate, forming a dummy gate on said substrate, forming dummy spacers on at least one of the surrounding sidewalls of said dummy gate, forming a source and a drain respectively in said substrate at both sides of said dummy gate, performing a replacement metal gate process to replace said dummy gate with a metal gate, removing said dummy spacers, and forming low-K spacers to replace said dummy spacers.

摘要翻译： 金属浇口工艺包括以下步骤：提供衬底，在所述衬底上形成虚拟栅极，在所述伪栅极的至少一个周围侧壁上形成虚设间隔物，分别在所述衬底的两侧形成源极和漏极 所述虚拟栅极，执行替换金属栅极工艺以用金属栅极替换所述伪栅极，去除所述虚设间隔物，以及形成低K间隔物以代替所述虚拟间隔物。

公开(公告)号：US20130200470A1

公开(公告)日：2013-08-08

申请号：US13367382

申请日：2012-02-07

申请人： An-Chi Liu ,  Chun-Hsien Lin ,  Yu-Cheng Tung ,  Chien-Ting Lin ,  Wen-Tai Chiang ,  Shih-Hung Tsai ,  Ssu-I Fu ,  Ying-Tsung Chen ,  Chih-Wei Chen

发明人： An-Chi Liu ,  Chun-Hsien Lin ,  Yu-Cheng Tung ,  Chien-Ting Lin ,  Wen-Tai Chiang ,  Shih-Hung Tsai ,  Ssu-I Fu ,  Ying-Tsung Chen ,  Chih-Wei Chen

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7834 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/78654

摘要： A semiconductor structure and a method of fabricating the same comprising the steps of providing a substrate, forming at least one fin structure on said substrate, forming a gate covering said fin structure, forming a plurality of epitaxial structures covering said fin structures, performing a gate pullback process to reduce the critical dimension (CD) of said gate and separate said gate and said epitaxial structures, forming lightly doped drains (LDD) in said fin structures, and forming a spacer on said gate and said fin structures.

摘要翻译： 一种半导体结构及其制造方法，包括以下步骤：提供衬底，在所述衬底上形成至少一个鳍结构，形成覆盖所述鳍结构的栅极，形成覆盖所述鳍结构的多个外延结构， 拉回过程以减小所述栅极的临界尺寸（CD）并分离所述栅极和所述外延结构，在所述鳍结构中形成轻掺杂的漏极（LDD），以及在所述栅极和所述鳍结构上形成间隔物。

公开(公告)号：US20130115777A1

公开(公告)日：2013-05-09

申请号：US13293090

申请日：2011-11-09

申请人： Yu-Cheng Tung ,  Chun-Hsien Lin

发明人： Yu-Cheng Tung ,  Chun-Hsien Lin

IPC分类号： H01L21/302

CPC分类号： H01L21/823431 ,  H01L21/3086 ,  H01L21/845

摘要： A manufacturing method for semiconductor structures includes providing a substrate having a first region and a second region defined thereon, forming a plurality of first patterns in the first region and at least a second pattern in the second region, forming a plurality of first spacers respectively on sidewalls of the first patterns and at least a second spacer on a sidewall of the second pattern, forming a patterned protecting layer in the second region, removing the first patterns from the first region to form a plurality of first masking patterns in the first region and at least a second masking pattern in the second region, and transferring the first masking patterns and the second masking pattern to the substrate.

摘要翻译： 一种用于半导体结构的制造方法，包括：提供具有限定在其上的第一区域和第二区域的基板，在所述第一区域中形成多个第一图案，并且在所述第二区域中形成至少第二图案，分别在 所述第一图案的侧壁和所述第二图案的侧壁上的至少第二间隔物在所述第二区域中形成图案化的保护层，从所述第一区域去除所述第一图案以在所述第一区域中形成多个第一掩蔽图案， 在所述第二区域中的至少第二掩模图案，以及将所述第一掩模图案和所述第二掩模图案传送到所述基板。

公开(公告)号：US08417362B2

公开(公告)日：2013-04-09

申请号：US12426690

申请日：2009-04-20

申请人： Hsueh Chi Shen ,  Chun-Hsien Lin

发明人： Hsueh Chi Shen ,  Chun-Hsien Lin

IPC分类号： G05B13/02 ,  G06F19/00

CPC分类号： G05B15/02 ,  G05B2219/37576

摘要： A computer comprising a recordable medium on which is stored instructions for at least one model-based, run-to-run controller routine is provided. The computer includes instructions to receive a first dataset regarding a first wafer after a first process, to determine a process parameter for the first process for a second wafer using the first dataset; and to determine a second process parameter for a second process for the first wafer using the first dataset. In an embodiment, the first process is an etch process. In an embodiment, the second process is a planarization process.

摘要翻译： 提供了一种包括可记录介质的计算机，其上存储有用于至少一个基于模型的运行控制器程序的指令。 计算机包括在第一处理之后接收关于第一晶片的第一数据集的指令，以使用第一数据集确定用于第二晶片的第一处理的处理参数; 并且使用第一数据集确定用于第一晶片的第二处理的第二处理参数。 在一个实施例中，第一工艺是蚀刻工艺。 在一个实施例中，第二过程是平坦化处理。

公开(公告)号：US08409993B2

公开(公告)日：2013-04-02

申请号：US11810720

申请日：2007-06-07

申请人： Francis Ko ,  Chun-Hsien Lin ,  Jean Wang ,  Chih-Wei Lai ,  Ping-Hsu Chen ,  Henry Lo

发明人： Francis Ko ,  Chun-Hsien Lin ,  Jean Wang ,  Chih-Wei Lai ,  Ping-Hsu Chen ,  Henry Lo

IPC分类号： H01L21/302

CPC分类号： H01L22/20 ,  H01L21/3212 ,  H01L22/12 ,  H01L2924/0002 ,  H01L2924/00

摘要： A system and method for controlling resistivity uniformity in a Copper trench structure by controlling the CMP process is provided. A preferred embodiment comprises a system and a method in which a plurality of CMP process recipes may be created comprising at least a slurry arm position. A set of metrological data for at least one layer of the semiconductor substrate may be estimated, and an optimum CMP process recipe may be selected based on the set of metrological data. The optimum CMP process recipe may be implemented on the semiconductor substrate.

摘要翻译： 提供了一种通过控制CMP工艺来控制铜沟槽结构中的电阻率均匀性的系统和方法。 优选实施例包括系统和方法，其中可以创建包括至少浆料臂位置的多个CMP工艺配方。 可以估计用于至少一层半导体衬底的一组计量数据，并且可以基于该组计量数据来选择最佳CMP工艺配方。 可以在半导体衬底上实现最佳CMP工艺配方。

公开(公告)号：US08405143B2

公开(公告)日：2013-03-26

申请号：US13031910

申请日：2011-02-22

申请人： Chun-Hsien Lin ,  Chao-Ching Hsieh

发明人： Chun-Hsien Lin ,  Chao-Ching Hsieh

IPC分类号： H01L29/792

CPC分类号： H01L29/7833 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/66545 ,  H01L29/7843

摘要： A semiconductor device including a substrate, a gate structure, a spacer and source/drain regions is provided. The gate structure is on the substrate, wherein the gate structure includes, from bottom to top, a high-k layer, a work function metal layer, a wetting layer and a metal layer. The spacer is on a sidewall of the gate structure. The source/drain regions are in the substrate beside the gate structure.

摘要翻译： 提供了包括衬底，栅极结构，间隔物和源极/漏极区域的半导体器件。 栅极结构在衬底上，其中栅极结构从底部到顶部包括高k层，功函数金属层，润湿层和金属层。 间隔物位于栅极结构的侧壁上。 源极/漏极区域位于栅极结构旁边的衬底中。

公开(公告)号：US20120326243A1

公开(公告)日：2012-12-27

申请号：US13165795

申请日：2011-06-22

申请人： Hsin-Fu Huang ,  Chi-Mao Hsu ,  Min-Chuan Tsai ,  Chin-Fu Lin ,  Chun-Hsien Lin

发明人： Hsin-Fu Huang ,  Chi-Mao Hsu ,  Min-Chuan Tsai ,  Chin-Fu Lin ,  Chun-Hsien Lin

IPC分类号： H01L21/336 ,  H01L29/78

CPC分类号： H01L29/7833 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659

摘要： A transistor having an aluminum metal gate includes a substrate, a high-k gate dielectric layer, an aluminum metal gate and a source/drain region. The high-k gate dielectric layer is disposed on the substrate. The aluminum metal gate includes a work function tuning layer and an aluminum metal layer disposed orderly on the high-k gate dielectric layer, where the aluminum metal layer comprises a first aluminum metal layer and a second aluminum metal layer. Furthermore, the source/drain region is disposed in the substrate at each of two sides of the aluminum metal gate.

摘要翻译： 具有铝金属栅极的晶体管包括衬底，高k栅极电介质层，铝金属栅极和源极/漏极区域。 高k栅极电介质层设置在基板上。 铝金属栅包括工作功能调谐层和铝金属层，该金属层有序地设置在高k栅介质层上，铝金属层包括第一铝金属层和第二铝金属层。 此外，源极/漏极区域设置在铝金属栅极的两侧中的每一侧的基板中。

公开(公告)号：US20120146101A1

公开(公告)日：2012-06-14

申请号：US12965933

申请日：2010-12-13

申请人： Chun-Hsien Lin

发明人： Chun-Hsien Lin

IPC分类号： H01L29/04 ,  H01L21/336

CPC分类号： H01L21/823821 ,  H01L21/823807 ,  H01L21/845 ,  H01L27/1108 ,  H01L27/1211

摘要： A method for manufacturing multi-gate transistor devices includes providing a semiconductor substrate having a first patterned hard mask for defining at least a first fin formed thereon, forming the first fin having a first crystal plane orientation on the semiconductor substrate, forming a second patterned hard mask for defining at least a second fin on the semiconductor substrate, forming the second fin having a second crystal plane orientation that is different from the first crystal plane orientation on the semiconductor substrate, forming a gate dielectric layer and a gate layer covering a portion of the first fin and a portion of the second fin on the semiconductor substrate, and forming a first source/drain in the first fin and a second source/drain in the second fin, respectively.

摘要翻译： 一种用于制造多栅极晶体管器件的方法包括提供具有第一图案化硬掩模的半导体衬底，用于限定形成在其上的至少第一鳍片，在半导体衬底上形成具有第一晶面取向的第一鳍片，形成第二图案化硬 掩模，用于在所述半导体衬底上限定至少第二鳍片，形成所述第二鳍片具有与所述半导体衬底上的所述第一晶面取向不同的第二晶面取向，形成栅介电层和覆盖所述半导体衬底的一部分的栅极层 所述第一鳍片和所述第二鳍片的一部分在所述半导体衬底上，并且分别在所述第一鳍片中形成第一源极/漏极和在所述第二鳍片中形成第二源极/漏极。