公开(公告)号：US6011404A

公开(公告)日：2000-01-04

申请号：US887861

申请日：1997-07-03

申请人： Yi Ma ,  Pradip K. Roy

发明人： Yi Ma ,  Pradip K. Roy

IPC分类号： G01R31/265 ,  G01R31/28 ,  H01L21/66 ,  G01R31/26 ,  G01N27/60

CPC分类号： G01R31/265 ,  G01R31/2831 ,  H01L22/14

摘要： The present invention is directed to a system for, and method of, determining a non-contact, near-surface generation and recombination lifetimes and near surface doping of a semiconductor material. The system includes: (1) a radiation pulse source that biases a dielectric on top of the semiconductor material, (2) a voltage sensor to sense the surface voltage, and (3) a photon source to create carriers. For lifetime measurements both the excitation and measurement signals are time dependent and may be probed near the surface of the semiconductor to obtain various electrical properties. For high-field tunneling and leakage characteristics of a thin dielectric (

摘要翻译： 本发明涉及用于确定半导体材料的非接触，近表面生成和复合寿命以及近表面掺杂的系统和方法。 该系统包括：（1）辐射脉冲源，其偏置半导体材料顶部的电介质，（2）感测表面电压的电压传感器，以及（3）产生载流子的光子源。 对于寿命测量，激发和测量信号都是时间依赖性的，并且可以在半导体的表面附近探测以获得各种电学性质。 对于在半导体顶部的薄电介质（<15nm）的高场隧穿和泄漏特性，使用高偏置电荷密度来诱导隧道效应，从而确定隧道场和电荷通向电介质的隧道。

公开(公告)号：USD414310S

公开(公告)日：1999-09-28

申请号：US85923

申请日：1998-04-01

申请人： Pradip K. Roy

设计人： Pradip K. Roy

公开(公告)号：USD532584S1

公开(公告)日：2006-11-28

申请号：US29256331

申请日：2006-03-17

申请人： Stephen B. Richey ,  Guoshen Yang ,  Myung Hee Lohman ,  Mary E. Steele ,  Brian M. Reifsteck ,  Pradip K. Roy

设计人： Stephen B. Richey ,  Guoshen Yang ,  Myung Hee Lohman ,  Mary E. Steele ,  Brian M. Reifsteck ,  Pradip K. Roy

公开(公告)号：US06890827B1

公开(公告)日：2005-05-10

申请号：US09384503

申请日：1999-08-27

申请人： Seungmoo Choi ,  Sailesh Merchant ,  Pradip K. Roy

发明人： Seungmoo Choi ,  Sailesh Merchant ,  Pradip K. Roy

IPC分类号： H01L21/8242 ,  H01L29/786 ,  H01L21/331

CPC分类号： H01L29/78696 ,  H01L27/10873 ,  H01L29/78621 ,  Y10S438/979

摘要： To address the above-discussed deficiencies of the prior art, the present invention provides an integrated circuit formed on a semiconductor wafer, comprising a doped base substrate; an insulator layer formed over the doped base substrate; and a doped ultra thin active layer formed on the insulator layer, the ultra thin active layer including a gate oxide, a gate formed on the gate oxide, and source and drain regions formed in the ultra thin active layer and adjacent the gate. The present invention therefore provides a semiconductor wafer that provides a doped ultra thin active layer. The lower Ioff in the DRAM transistor allows for lower heat dissipation, and the overall power requirement is decreased. Thus, the present invention provides a lower Ioff with reasonably good ion characteristics.

摘要翻译： 为了解决现有技术的上述缺陷，本发明提供一种形成在半导体晶片上的集成电路，包括掺杂的基底; 在所述掺杂的基底衬底上形成的绝缘体层; 以及形成在所述绝缘体层上的掺杂的超薄有源层，所述超薄有源层包括栅极氧化物，形成在所述栅极氧化物上的栅极以及形成在所述超薄有源层中并且邻近所述栅极的源极和漏极区域。 因此，本发明提供一种提供掺杂的超薄有源层的半导体晶片。 DRAM晶体管中的较低Ioff允许较低的散热，并且整体功率需求降低。 因此，本发明提供具有相当好的离子特性的较低的Ioff。

公开(公告)号：US06495875B2

公开(公告)日：2002-12-17

申请号：US09962641

申请日：2001-09-25

申请人： Siddhartha Bhowmik ,  Sailesh M. Merchant ,  Pradip K. Roy ,  Sidhartha Sen

发明人： Siddhartha Bhowmik ,  Sailesh M. Merchant ,  Pradip K. Roy ,  Sidhartha Sen

IPC分类号： H01L2976

CPC分类号： H01L28/40

摘要： The present invention provides a method of forming a metal oxide metal (MOM)capacitor on a substrate, such as a silicon substrate, of a semiconductor wafer in a rapid thermal process (RTP) machine. The MOM capacitor is fabricated by forming a metal layer on the semiconductor substrate. The metal layer is then subjected to a first rapid thermal process in a substantially inert but nitrogen-free atmosphere that consumes a portion of the metal layer to form a first metal electrode layer and a silicide layer between the first metal electrode and the semiconductor substrate. The semiconductor wafer is then subjected to a second rapid thermal process. During this process, the remaining portion of the metal layer is oxidized to form a metal oxide on the first metal electrode, which serves as the dielectric layer of the MOM capacitor. Following the formation of the dielectric layer, a second metal electrode layer is then conventionally formed on the metal oxide, which completes the formation of the MOM capacitor. Preferably, the first electrode layer and the metal oxide layer are formed in a single RTP machine.

摘要翻译： 本发明提供了一种在快速热处理（RTP）机器中在半导体晶片的衬底（例如硅衬底）上形成金属氧化物金属（MOM）电容器的方法。 通过在半导体衬底上形成金属层来制造MOM电容器。 然后在基本惰性但无氮的气氛中对金属层进行第一快速热处理，其消耗金属层的一部分以在第一金属电极和半导体衬底之间形成第一金属电极层和硅化物层。 然后对半导体晶片进行第二快速热处理。 在该过程中，金属层的剩余部分被氧化，在作为MOM电容器的电介质层的第一金属电极上形成金属氧化物。 在形成电介质层之后，通常在金属氧化物上形成第二金属电极层，从而完成MOM电容器的形成。 优选地，第一电极层和金属氧化物层在单个RTP机器中形成。

公开(公告)号：US06440829B1

公开(公告)日：2002-08-27

申请号：US09223354

申请日：1998-12-30

申请人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

发明人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

IPC分类号： H01L213205

CPC分类号： H01L29/4925 ,  H01L21/28176 ,  H01L21/28211

摘要： A method and structure providing N-profile engineering at the poly/gate oxide and gate oxide/Si interfaces of a layered polysilicon/amorphous silicon structure of a semiconductor device. NH3 annealing provides for the introduction of nitrogen to the interface, where the nitrogen suppresses Boron diffusion, improves gate oxide integrity, and reduces the sites available for trapping hot carriers which degrade device performance.

摘要翻译： 在半导体器件的分层多晶硅/非晶硅结构的多晶硅/栅极氧化物和栅极氧化物/ Si界面处提供N型构造的方法和结构。 NH3退火提供了将氮引入界面，其中氮抑制硼扩散，提高了栅极氧化物的完整性，并且减少了用于捕获热载流子的位置，这降低了器件性能。

公开(公告)号：US06340827B1

公开(公告)日：2002-01-22

申请号：US09478647

申请日：2000-01-06

申请人： Seungmoo Choi ,  Sailesh M. Merchant ,  Pradip K. Roy

发明人： Seungmoo Choi ,  Sailesh M. Merchant ,  Pradip K. Roy

IPC分类号： H01L3300

CPC分类号： H01L28/40 ,  H01L21/28568

摘要： A diffusion barrier for preventing the diffusion of oxygen from a high dielectric constant material to a titanium nitride layer. The diffusion barrier comprises one or more layers, wherein each of the one or more layers comprises a material selected from the group consisting of metal carbide, metal nitride, metal boride, metal carbo-nitride, and silicon carbide. The high dielectric constant material may be tantalum pentoxide or any perkovskite-type high dielectric constant material.

摘要翻译： 用于防止氧从高介电常数材料扩散到氮化钛层的扩散屏障。 扩散阻挡层包括一层或多层，其中一层或多层中的每层包括选自金属碳化物，金属氮化物，金属硼化物，金属碳氮化物和碳化硅的材料。 高介电常数材料可以是五氧化二钽或任何一种钙钛矿型高介电常数材料。

公开(公告)号：US06281138B1

公开(公告)日：2001-08-28

申请号：US09338939

申请日：1999-06-24

申请人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

IPC分类号： H01L2131

CPC分类号： H01L21/28185 ,  C23C16/402 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/02208 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02337 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/31612 ,  H01L29/513 ,  H01L29/518

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing SiO2 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer, which contains a substantial concentration of a hydrogen isotope, such as deuterium, forms an interface with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated SiO2 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps.

摘要翻译： 本发明包括在低压例如0.2-10乇下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 包含相当浓度的氢同位素（例如氘）的第二沉积层与第一生长层形成界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在存在应力容纳的情况下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。

公开(公告)号：US06168991A

公开(公告)日：2001-01-02

申请号：US09340062

申请日：1999-06-25

申请人： Seungmoo Choi ,  Sailesh M. Merchant ,  Pradip K. Roy

发明人： Seungmoo Choi ,  Sailesh M. Merchant ,  Pradip K. Roy

IPC分类号： H01L218242

CPC分类号： H01L28/60 ,  H01L21/28568 ,  H01L21/76895 ,  H01L27/10852 ,  H01L27/10888 ,  H01L28/55 ,  H01L28/75

摘要： A capacitor for a DRAM cell comprises a first electrode layer, a second electrode layer, and a dielectric film. The capacitor is disposed in a first opening defined in a second dielectric layer and overlaying a first plug through a first dielectric layer. The first plug is electrically connected to a transistor. The first electrode layer is electrically connected to the first plug. The second electrode layer can act as a barrier between a second plug exposed by a second opening and the second opening. The first and second electrode layer can be formed from Ta and TaN, and the dielectric film can be formed from tantalum oxide. A plug layer electrically connected to the second electrode layer can also be included. The plug layer can be formed from copper. A method of forming the DRAM capacitor is also disclosed.

摘要翻译： 用于DRAM单元的电容器包括第一电极层，第二电极层和电介质膜。 电容器设置在限定在第二电介质层中的第一开口中，并且通过第一介电层覆盖第一插塞。 第一插头电连接到晶体管。 第一电极层电连接到第一插头。 第二电极层可以用作由第二开口暴露的第二插头和第二开口之间的屏障。 第一和第二电极层可以由Ta和TaN形成，并且电介质膜可以由氧化钽形成。 电连接到第二电极层的插塞层也可以包括在内。 插塞层可以由铜形成。 还公开了形成DRAM电容器的方法。

公开(公告)号：US5940736A

公开(公告)日：1999-08-17

申请号：US814670

申请日：1997-03-11

申请人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

IPC分类号： H01L21/28 ,  H01L29/51 ,  H01L21/02

CPC分类号： H01L21/28185 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/518 ,  H01L21/28211

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing SiO.sub.2 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer 1.0-5.0 nm forms an interface to with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated SiO.sub.2 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO.sub.2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps. For light nitrogen-incorporation (

摘要翻译： 本发明包括在低压例如0.2-10乇下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 第二沉积层1.0-5.0nm形成与第一生长层的界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在应力容纳的存在下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。 对于某些器件的轻氮掺入（<5％），通常由于提高的耐硼性和其他掺杂剂扩散性和热载流子特性而需要，因此在层叠氧化物合成的每个步骤期间都使用氧化剂中的N2O或NO。 平面和应力降低的Si / SiO 2界面特性是层叠氧化物的独特标志，其改善了栅极氧化物对ULSI处理的鲁棒性，导致器件参数（例如，阈值电压跨导），迁移率降低和对热载流子的耐受性降低 和福勒 - 诺德海姆的压力。