公开(公告)号：US06246095B1

公开(公告)日：2001-06-12

申请号：US09146418

申请日：1998-09-03

申请人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

IPC分类号： H01L2976

CPC分类号： H01L21/28185 ,  H01L21/28202 ,  H01L21/28211 ,  H01L29/513 ,  H01L29/518

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing Si02 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer 1.0-5.0 nm forms an interface with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated Si02 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps. For light nitrogen-incorporation (

摘要翻译： 本发明包括在低压例如0.2-10托下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 第二沉积层1.0-5.0nm与第一生长层形成界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在应力容纳的存在下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。 对于某些器件的轻氮掺入（<5％），通常由于提高的耐硼性和其他掺杂剂扩散性和热载流子特性而需要，因此在层叠氧化物合成的每个步骤期间都使用氧化剂中的N2O或NO。 平面和应力降低的Si / SiO 2界面特性是层叠氧化物的独特标志，其改善了栅极氧化物对ULSI处理的鲁棒性，导致器件参数（例如，阈值电压跨导），迁移率降低和对热载流子的耐受性降低 和福勒 - 诺德海姆的压力。

公开(公告)号：US6025280A

公开(公告)日：2000-02-15

申请号：US848109

申请日：1997-04-28

申请人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

IPC分类号： C23C16/40 ,  H01L21/28 ,  H01L21/316 ,  H01L29/51

CPC分类号： H01L21/28185 ,  C23C16/402 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/02208 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02337 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/31612 ,  H01L29/513 ,  H01L29/518

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing SiO.sub.2 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer, which contains a substantial concentration of a hydrogen isotope, such as deuterium, forms an interface with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated SiO.sub.2 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO.sub.2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps. For light nitrogen-incorporation (

摘要翻译： 本发明包括在低压例如0.2-10乇下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 包含相当浓度的氢同位素（例如氘）的第二沉积层与第一生长层形成界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在应力容纳的存在下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。 对于某些器件的轻氮掺入（<5％），通常由于提高的耐硼性和其他掺杂剂扩散性和热载流子特性而需要，因此在层叠氧化物合成的每个步骤期间都使用氧化剂中的N2O或NO。 平面和应力降低的Si / SiO 2界面特性是层叠氧化物的独特标志，其改善了栅极氧化物对ULSI处理的鲁棒性，导致器件参数（例如，阈值电压，跨导），迁移率降低和耐热性降低的散射 载体和福勒 - 诺德海姆压力。

公开(公告)号：US06440829B1

公开(公告)日：2002-08-27

申请号：US09223354

申请日：1998-12-30

申请人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

发明人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

IPC分类号： H01L213205

CPC分类号： H01L29/4925 ,  H01L21/28176 ,  H01L21/28211

摘要： A method and structure providing N-profile engineering at the poly/gate oxide and gate oxide/Si interfaces of a layered polysilicon/amorphous silicon structure of a semiconductor device. NH3 annealing provides for the introduction of nitrogen to the interface, where the nitrogen suppresses Boron diffusion, improves gate oxide integrity, and reduces the sites available for trapping hot carriers which degrade device performance.

摘要翻译： 在半导体器件的分层多晶硅/非晶硅结构的多晶硅/栅极氧化物和栅极氧化物/ Si界面处提供N型构造的方法和结构。 NH3退火提供了将氮引入界面，其中氮抑制硼扩散，提高了栅极氧化物的完整性，并且减少了用于捕获热载流子的位置，这降低了器件性能。

公开(公告)号：US06281138B1

公开(公告)日：2001-08-28

申请号：US09338939

申请日：1999-06-24

申请人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Isik C. Kizilyalli ,  Yi Ma ,  Pradip K. Roy

IPC分类号： H01L2131

CPC分类号： H01L21/28185 ,  C23C16/402 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/02208 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02337 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/31612 ,  H01L29/513 ,  H01L29/518

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing SiO2 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer, which contains a substantial concentration of a hydrogen isotope, such as deuterium, forms an interface with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated SiO2 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps.

摘要翻译： 本发明包括在低压例如0.2-10乇下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 包含相当浓度的氢同位素（例如氘）的第二沉积层与第一生长层形成界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在存在应力容纳的情况下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。

公开(公告)号：US5940736A

公开(公告)日：1999-08-17

申请号：US814670

申请日：1997-03-11

申请人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

发明人： David C. Brady ,  Yi Ma ,  Pradip K. Roy

IPC分类号： H01L21/28 ,  H01L29/51 ,  H01L21/02

CPC分类号： H01L21/28185 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/518 ,  H01L21/28211

摘要： This invention includes a novel synthesis of a three-step process of growing, depositing and growing SiO.sub.2 under low pressure, e.g., 0.2-10 Torr, to generate high quality, robust and reliable gate oxides for sub 0.5 micron technologies. The first layer, 1.0-3.0 nm is thermally grown for passivation of the Si-semiconductor surface. The second deposited layer 1.0-5.0 nm forms an interface to with the first grown layer. During the third step of the synthesis densification of the deposited oxide layers occurs with a simultaneous removal of the interface traps at the interface and growth of a stress-modulated SiO.sub.2 occurs at the Si/first grown layer interface in the presence of a stress-accommodating interface layer resulting in a planar and stress-reduced Si/SiO.sub.2 interface. The entire synthesis is done under low-pressure (e.g., 0.2-10 Torr) for slowing down the oxidation kinetics to achieve ultrathin sublayers and may be done in a single low-pressure furnace by clustering all three steps. For light nitrogen-incorporation (

摘要翻译： 本发明包括在低压例如0.2-10乇下生长，沉积和生长SiO 2的三步法的新型合成，以产生用于亚0.5微米技术的高质量，坚固和可靠的栅极氧化物。 对第一层，1.0-3.0nm进行热生长以钝化Si半导体表面。 第二沉积层1.0-5.0nm形成与第一生长层的界面。 在沉积的氧化物层的合成致密化的第三步骤中，同时去除界面处的界面陷阱并且在应力容纳的存在下在Si /第一生长层界面处发生应力调制的SiO 2的生长 界面层，产生平面和应力降低的Si / SiO 2界面。 整个合成在低压（例如，0.2-10托）下进行，以减缓氧化动力学以达到超薄亚层，并且可以通过聚集所有三个步骤在单个低压炉中进行。 对于某些器件的轻氮掺入（<5％），通常由于提高的耐硼性和其他掺杂剂扩散性和热载流子特性而需要，因此在层叠氧化物合成的每个步骤期间都使用氧化剂中的N2O或NO。 平面和应力降低的Si / SiO 2界面特性是层叠氧化物的独特标志，其改善了栅极氧化物对ULSI处理的鲁棒性，导致器件参数（例如，阈值电压跨导），迁移率降低和对热载流子的耐受性降低 和福勒 - 诺德海姆的压力。

公开(公告)号：US06417570B1

公开(公告)日：2002-07-09

申请号：US09334977

申请日：1999-06-17

申请人： Yi Ma ,  Pradip K. Roy

发明人： Yi Ma ,  Pradip K. Roy

IPC分类号： H01L2940

CPC分类号： H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/518

摘要： A layered gate dielectric structure suppresses boron diffusion and provides a gate dielectric structure which is free of trap sites and pinholes, and which does not introduce mobility or drive current problems. The layered gate dielectric structure includes a film which is originally formed as a structurally deficient nitride film which is subsequently converted to either an oxynitride film or a stoichiometric nitride film.

摘要翻译： 分层栅介质结构抑制硼扩散，并提供没有陷阱位置和针孔的栅极电介质结构，并且不引入迁移率或驱动电流问题。 层状栅介质结构包括最初形成为结构缺陷的氮化物膜的膜，其随后被转换为氧氮化物膜或化学计量氮化物膜。

公开(公告)号：US06309932B1

公开(公告)日：2001-10-30

申请号：US09334491

申请日：1999-06-16

申请人： Yi Ma ,  Pradip K. Roy

发明人： Yi Ma ,  Pradip K. Roy

IPC分类号： H01L21336

CPC分类号： H01L21/28202 ,  H01L21/28194 ,  H01L21/3145 ,  H01L29/513 ,  H01L29/518

摘要： A process for forming a layered gate dielectric structure which suppresses boron diffusion and provides a gate dielectric structure which is resistant to charge trapping, pinhole-free, and which does not introduce mobility or drive current problems. The process for forming the layered gate dielectric structure includes plasma enhanced chemical vapor deposition of a structurally deficient nitride film and an annealing process which converts the originally deposited film to either an oxynitride film or a stoichiometric nitride film.

摘要翻译： 一种用于形成层压栅极电介质结构的方法，其抑制硼扩散并提供阻挡电荷捕获，无针孔并且不引入迁移率或驱动电流问题的栅极电介质结构。 用于形成层状栅极电介质结构的工艺包括结构缺陷的氮化物膜的等离子体增强化学气相沉积和将原来沉积的膜转化为氧氮化物膜或化学计量氮化物膜的退火工艺。

公开(公告)号：US06177363B1

公开(公告)日：2001-01-23

申请号：US09162542

申请日：1998-09-29

申请人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

发明人： Pradip K. Roy ,  Yi Ma ,  Michael A. Laughery

IPC分类号： H01L21336

CPC分类号： H01L21/28185 ,  H01L21/28202 ,  H01L21/3145 ,  H01L21/3185 ,  H01L29/513 ,  H01L29/518

摘要： A method for forming a gate dielectric for use in ultra-thin integrated circuit environments includes forming a nitride layer under conditions effective to introduce defects in the nitride layer. The nitride layer is formed so as to have a defect density which is sufficiently large to provide a low interfacial trap density, particularly after annealing, and thus eliminate the charge trap problems associated with traditional nitride layers. This nitride layer can be used in, for example, ON or ONO structures, which can themselves be employed as a gate dielectric. The ON and ONO structures are preferably formed under low temperature and low pressure conditions to more effectively control oxide and nitride formation. This allows for the formation of gate dielectrics that are less than 10 nm in thickness. Moreover, these ultra-thin dielectrics can be formed in a single furnace cluster.

摘要翻译： 用于形成用于超薄集成电路环境的栅极电介质的方法包括在有效地在氮化物层中引入缺陷的条件下形成氮化物层。 氮化物层形成为具有足够大的缺陷密度以提供低的界面陷阱密度，特别是在退火之后，因此消除了与传统氮化物层相关的电荷陷阱问题。 该氮化物层可用于例如ON或ONO结构，其本身可用作栅极电介质。 ON和ONO结构优选在低温和低压条件下形成，以更有效地控制氧化物和氮化物的形成。 这允许形成厚度小于10nm的栅极电介质。 此外，这些超薄电介质可以形成在单个炉簇中。

公开(公告)号：US6011404A

公开(公告)日：2000-01-04

申请号：US887861

申请日：1997-07-03

申请人： Yi Ma ,  Pradip K. Roy

发明人： Yi Ma ,  Pradip K. Roy

IPC分类号： G01R31/265 ,  G01R31/28 ,  H01L21/66 ,  G01R31/26 ,  G01N27/60

CPC分类号： G01R31/265 ,  G01R31/2831 ,  H01L22/14

摘要： The present invention is directed to a system for, and method of, determining a non-contact, near-surface generation and recombination lifetimes and near surface doping of a semiconductor material. The system includes: (1) a radiation pulse source that biases a dielectric on top of the semiconductor material, (2) a voltage sensor to sense the surface voltage, and (3) a photon source to create carriers. For lifetime measurements both the excitation and measurement signals are time dependent and may be probed near the surface of the semiconductor to obtain various electrical properties. For high-field tunneling and leakage characteristics of a thin dielectric (

摘要翻译： 本发明涉及用于确定半导体材料的非接触，近表面生成和复合寿命以及近表面掺杂的系统和方法。 该系统包括：（1）辐射脉冲源，其偏置半导体材料顶部的电介质，（2）感测表面电压的电压传感器，以及（3）产生载流子的光子源。 对于寿命测量，激发和测量信号都是时间依赖性的，并且可以在半导体的表面附近探测以获得各种电学性质。 对于在半导体顶部的薄电介质（<15nm）的高场隧穿和泄漏特性，使用高偏置电荷密度来诱导隧道效应，从而确定隧道场和电荷通向电介质的隧道。

公开(公告)号：US08818132B2

公开(公告)日：2014-08-26

申请号：US13310729

申请日：2011-12-03

申请人： Zhengdong Zhang ,  Yasuyuki Matsushita ,  Yi Ma

发明人： Zhengdong Zhang ,  Yasuyuki Matsushita ,  Yi Ma

IPC分类号： G06K9/36 ,  G06T7/00

CPC分类号： G06T7/0018 ,  G06T7/80 ,  G06T2207/20104 ,  H04N17/002

摘要： A “Camera Calibrator” provides various techniques for recovering intrinsic camera parameters and distortion characteristics by processing a set of one or more input images. These techniques are based on extracting “Transform Invariant Low-Rank Textures” (TILT) from input images using high-dimensional convex optimization tools for matrix rank minimization and sparse signal recovery. The Camera Calibrator provides a simple, accurate, and flexible method to calibrate intrinsic parameters of a camera even with significant lens distortion, noise, errors, partial occlusions, illumination and viewpoint change, etc. Distortions caused by the camera can then be automatically corrected or removed from images. Calibration is achieved under a wide range of practical scenarios, including using multiple images of a known pattern, multiple images of an unknown pattern, single or multiple images of multiple patterns, etc. Significantly, calibration is achieved without extracting or manually identifying low-level features such as corners or edges from the calibration images.

摘要翻译： “相机校准器”提供了通过处理一组一个或多个输入图像来恢复本征相机参数和失真特性的各种技术。 这些技术基于使用用于矩阵秩最小化和稀疏信号恢复的高维凸优化工具从输入图像中提取“变换不变低阶纹理”（TILT）。 相机校准器提供了一种简单，准确和灵活的校准相机内在参数的方法，即使有明显的镜头失真，噪点，错误，部分遮挡，照明和视点更改等。然后可以自动更正相机造成的失真或 从图像中删除 在广泛的实际情况下实现校准，包括使用已知图案的多个图像，未知图案的多个图像，多个图案的单个或多个图像等。显着地，在不提取或手动识别低级别的情况下实现校准 特征如校准图像的拐角或边缘。