公开(公告)号：US20100176471A1

公开(公告)日：2010-07-15

申请号：US12352648

申请日：2009-01-13

申请人： Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

发明人： Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

IPC分类号： H01L29/82 ,  H01L21/00

CPC分类号： H01L43/10 ,  G11C11/161 ,  H01L43/12

摘要： According to an embodiment of the invention, a magnetic tunnel junction (MTJ) element includes a reference ferromagnetic layer, a storage ferromagnetic layer, and an insulating layer. The storage ferromagnetic layer includes a CoFeB sub-layer coupled to a CoFe sub-layer and/or a NiFe sub-layer through a non-magnetic sub-layer. The insulating layer is disposed between the reference and storage ferromagnetic layers.

摘要翻译： 根据本发明的实施例，磁性隧道结（MTJ）元件包括参考铁磁层，存储铁磁层和绝缘层。 存储铁磁层包括通过非磁性子层耦合到CoFe子层和/或NiFe子层的CoFeB子层。 绝缘层设置在参考和存储铁磁层之间。

公开(公告)号：US20100157654A1

公开(公告)日：2010-06-24

申请号：US12338297

申请日：2008-12-18

申请人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

发明人： Seong-Ook Jung ,  Jisu Kim ,  Jee-Hwan Song ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

IPC分类号： G11C11/00 ,  G11C11/14 ,  G11C7/00 ,  G11C7/06

CPC分类号： G11C7/14 ,  G11C7/12 ,  G11C11/1673

摘要： A resistance based memory circuit is disclosed. The circuit includes a first transistor load of a data cell and a bit line adapted to detect a first logic state. The bit line is coupled to the first transistor load and coupled to a data cell having a magnetic tunnel junction (MTJ) structure. The bit line is adapted to detect data having a logic one value when the bit line has a first voltage value, and to detect data having a logic zero value when the bit line has a second voltage value. The circuit further includes a second transistor load of a reference cell. The second transistor load is coupled to the first transistor load, and the second transistor load has an associated reference voltage value. A characteristic of the first transistor load, such as transistor width, is adjustable to modify the first voltage value and the second voltage value without substantially changing the reference voltage value.

摘要翻译： 公开了一种基于电阻的存储器电路。 电路包括数据单元的第一晶体管负载和适于检测第一逻辑状态的位线。 位线耦合到第一晶体管负载并耦合到具有磁隧道结（MTJ）结构的数据单元。 当位线具有第一电压值时，位线适于检测具有逻辑1值的数据，并且当位线具有第二电压值时检测具有逻辑零值的数据。 电路还包括参考单元的第二晶体管负载。 第二晶体管负载耦合到第一晶体管负载，并且第二晶体管负载具有相关联的参考电压值。 第一晶体管负载（例如晶体管宽度）的特性是可调节的，以修改第一电压值和第二电压值，而基本上不改变参考电压值。

公开(公告)号：US20100142260A1

公开(公告)日：2010-06-10

申请号：US12329849

申请日：2008-12-08

申请人： Sei Seung Yoon ,  Seung H. Kang

发明人： Sei Seung Yoon ,  Seung H. Kang

IPC分类号： G11C11/02 ,  G11C8/08 ,  G11C7/00

CPC分类号： G11C11/1693 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675

摘要： Systems, circuits and methods for controlling the word line voltage applied to word line transistors in Spin Transfer Torque Magnetoresistive Random Access Memory (STT-MRAM) are disclosed. One embodiment is directed to a STT-MRAM including a bit cell having a magnetic tunnel junction (MTJ) and a word line transistor. The bit cell is coupled to a bit line and a source line. A word line driver is coupled to a gate of the word line transistor. A write-back circuit configured to detect a read value of the bit cell and is configured to write back the read value to the bit cell after a read operation.

摘要翻译： 公开了用于控制施加到自旋转移力矩随机存取存储器（STT-MRAM）中的字线晶体管的字线电压的系统，电路和方法。 一个实施例涉及包括具有磁性隧道结（MTJ）和字线晶体管的比特单元的STT-MRAM。 位单元耦合到位线和源极线。 字线驱动器耦合到字线晶体管的栅极。 一种写回电路，被配置为检测所述位单元的读取值，并且被配置为在读取操作之后将读取值写回所述位单元。

公开(公告)号：US20100110775A1

公开(公告)日：2010-05-06

申请号：US12265044

申请日：2008-11-05

申请人： Sei Seung Yoon ,  Mehdi Hamidi Sani ,  Seung H. Kang

发明人： Sei Seung Yoon ,  Mehdi Hamidi Sani ,  Seung H. Kang

IPC分类号： G11C11/02 ,  G11C8/08 ,  G11C11/00 ,  G11C7/00

CPC分类号： G11C8/08 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675

摘要： Systems, circuits and methods for controlling the word line voltage applied to word line transistors in Spin Transfer Torque Magnetoresistive Random Access Memory (STT-MRAM) are disclosed. One embodiment is directed to a STT-MRAM including a bit cell having a magnetic tunnel junction (MTJ) and a word line transistor. The bit cell is coupled to a bit line and a source line. A word line driver is coupled to a gate of the word line transistor. The word line driver is configured to provide a word line voltage greater than a supply voltage below a transition voltage of the supply voltage and to provide a voltage less than the supply voltage for supply voltages above the transition voltage.

摘要翻译： 公开了用于控制施加到自旋转移力矩随机存取存储器（STT-MRAM）中的字线晶体管的字线电压的系统，电路和方法。 一个实施例涉及包括具有磁性隧道结（MTJ）和字线晶体管的比特单元的STT-MRAM。 位单元耦合到位线和源极线。 字线驱动器耦合到字线晶体管的栅极。 字线驱动器被配置为提供大于低于电源电压的转换电压的电源电压的字线电压，并且为电压高于转换电压提供小于电源电压的电压。

公开(公告)号：US20100045326A1

公开(公告)日：2010-02-25

申请号：US12194706

申请日：2008-08-20

申请人： Vance D. Archer, III ,  Daniel P. Chesire ,  Warren K. Gladden ,  Seung H. Kang ,  Taeho Kook ,  Sailesh M. Merchant ,  Vivian Ryan

发明人： Vance D. Archer, III ,  Daniel P. Chesire ,  Warren K. Gladden ,  Seung H. Kang ,  Taeho Kook ,  Sailesh M. Merchant ,  Vivian Ryan

IPC分类号： G01R31/3187 ,  H01L23/58 ,  H01L21/66

CPC分类号： G01R31/3187 ,  H01L22/34 ,  H01L23/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： The invention, in one aspect, provides a semiconductor device (100), including transistors (105), dielectric layers (115, 120) located over the transistors (105), interconnects (122) formed within the dielectric layers (115, 120), and a test structure (130) located adjacent a hot-spot (125) of the semiconductor device (100) and configured to monitor a real-time operational parameter of at least one of the transistors (105) or interconnects (122).

摘要翻译： 本发明在一个方面提供了一种半导体器件（100），包括位于晶体管（105）上方的晶体管（105），电介质层（115,120），形成在电介质层（115,120）内的互连（122） 以及位于半导体器件（100）的热点（125）附近并被配置为监视至少一个晶体管（105）或互连（122）的实时操作参数的测试结构（130）。

公开(公告)号：US07566964B2

公开(公告)日：2009-07-28

申请号：US10675258

申请日：2003-09-30

申请人： Seung H. Kang ,  Roland P. Krebs ,  Kurt George Steiner ,  Michael C. Ayukawa ,  Sailesh Mansinh Merchant

发明人： Seung H. Kang ,  Roland P. Krebs ,  Kurt George Steiner ,  Michael C. Ayukawa ,  Sailesh Mansinh Merchant

IPC分类号： H01L23/52

CPC分类号： H01L23/5286 ,  H01L23/53214 ,  H01L23/53228 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/00

摘要： An integrated circuit device structure and a process for fabricating the structure wherein the power bus interconnect structure is formed in the aluminum pad or contact layer. An interconnect structure for interconnecting underlying levels of interconnect can also be formed in the aluminum pad layer.

摘要翻译： 集成电路器件结构和制造该结构的工艺，其中电源总线互连结构形成在铝焊盘或接触层中。 用于互连互连的下层的互连结构也可以形成在铝焊盘层中。

公开(公告)号：US20090174015A1

公开(公告)日：2009-07-09

申请号：US11970557

申请日：2008-01-08

申请人： Shiqun Gu ,  Seung H. Kang ,  Matthew m. Nowak

发明人： Shiqun Gu ,  Seung H. Kang ,  Matthew m. Nowak

IPC分类号： H01L29/82 ,  H01L21/00

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L27/228 ,  H01L43/12

摘要： A memory including a memory cell and method for producing the memory cell are disclosed. The memory includes a substrate in a first plane. A first metal connection extending in a second plane is provided. The second plane is substantially perpendicular to the first plane. A magnetic tunnel junction (MTJ) is provided having a first layer coupled to the metal connection such that the first layer of the MTJ is oriented along the second plane.

摘要翻译： 公开了一种包括存储单元的存储器及其制造方法。 存储器包括在第一平面中的衬底。 提供了在第二平面中延伸的第一金属连接。 第二平面基本上垂直于第一平面。 提供磁性隧道结（MTJ），其具有耦合到金属连接的第一层，使得MTJ的第一层沿着第二平面定向。

公开(公告)号：US09368716B2

公开(公告)日：2016-06-14

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/24 ,  H01L43/08

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US20140063895A1

公开(公告)日：2014-03-06

申请号：US13602666

申请日：2012-09-04

申请人： Xia Li ,  Seung H. Kang

发明人： Xia Li ,  Seung H. Kang

IPC分类号： G11C17/02 ,  H01L27/22 ,  G11C17/00

CPC分类号： G11C17/02 ,  G11C11/005 ,  G11C11/5607 ,  G11C11/5692 ,  G11C17/00 ,  G11C17/14 ,  G11C17/16 ,  G11C17/165 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/22 ,  H01L27/224 ,  H01L43/08 ,  H01L43/12 ,  H01L2924/0002 ,  H01L2924/00

摘要： A one time programmable (OPT) and multiple time programmable (MTP) structure is constructed in a back end of line (BEOL) process using only one, two or three masks. The OTP/MTP structure can be programmed in one of three states, a pre-programmed high resistance state, and a programmable low resistance state and a programmable very high resistance state. In the programmable low resistance state, a barrier layer is broken down during an anti-fuse programming so that the OTP/MTP structure exhibits resistance in the hundred ohm order of magnitude. In the very high resistance state a conductive fuse is blown open during programming so that the OTP/MTP structure exhibits resistance in the mega-ohm order of magnitude. The OTP/MTP structure may include a magnetic tunnel junction (MTJ) structure or a metal-insulator-metal (MIM) capacitor structure.

摘要翻译： 仅使用一个，两个或三个掩模，在后端（BEOL）过程中构造了一次性可编程（OPT）和多时间可编程（MTP）结构。 OTP / MTP结构可以编程为三种状态之一，预编程的高电阻状态，可编程低电阻状态和可编程非常高的电阻状态。 在可编程低电阻状态下，在抗熔丝编程期间阻挡层被分解，使得OTP / MTP结构呈现出百欧姆量级的电阻。 在非常高的电阻状态下，在编程期间导通熔丝被断开，使得OTP / MTP结构呈现以兆欧姆数量级的电阻。 OTP / MTP结构可以包括磁隧道结（MTJ）结构或金属 - 绝缘体 - 金属（MIM）电容器结构。

公开(公告)号：US08507317B2

公开(公告)日：2013-08-13

申请号：US13093032

申请日：2011-04-25

申请人： Mark A. Bachman ,  Donald S. Bitting ,  Sailesh Chittipeddi ,  Seung H. Kang ,  Sailesh M. Merchant

发明人： Mark A. Bachman ,  Donald S. Bitting ,  Sailesh Chittipeddi ,  Seung H. Kang ,  Sailesh M. Merchant

IPC分类号： H01L21/60

CPC分类号： H01L24/14 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/02125 ,  H01L2224/0401 ,  H01L2224/05006 ,  H01L2224/05022 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05556 ,  H01L2224/05568 ,  H01L2224/13007 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2924/0001 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/00012 ,  H01L2224/05552

摘要： The invention provides, in one aspect, a semiconductor device that comprises an interconnect layer located over a semiconductor substrate. A passivation layer is located over the interconnect layer and having a solder bump support opening formed therein. Support pillars that comprise a conductive material are located within the solder bump support opening.

摘要翻译： 本发明在一个方面提供一种半导体器件，其包括位于半导体衬底之上的互连层。 钝化层位于互连层上并且具有形成在其中的焊料凸块支撑开口。 包括导电材料的支撑柱位于焊料凸块支撑开口内。