公开(公告)号：US20090174015A1

公开(公告)日：2009-07-09

申请号：US11970557

申请日：2008-01-08

申请人： Shiqun Gu ,  Seung H. Kang ,  Matthew m. Nowak

发明人： Shiqun Gu ,  Seung H. Kang ,  Matthew m. Nowak

IPC分类号： H01L29/82 ,  H01L21/00

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L27/228 ,  H01L43/12

摘要： A memory including a memory cell and method for producing the memory cell are disclosed. The memory includes a substrate in a first plane. A first metal connection extending in a second plane is provided. The second plane is substantially perpendicular to the first plane. A magnetic tunnel junction (MTJ) is provided having a first layer coupled to the metal connection such that the first layer of the MTJ is oriented along the second plane.

摘要翻译： 公开了一种包括存储单元的存储器及其制造方法。 存储器包括在第一平面中的衬底。 提供了在第二平面中延伸的第一金属连接。 第二平面基本上垂直于第一平面。 提供磁性隧道结（MTJ），其具有耦合到金属连接的第一层，使得MTJ的第一层沿着第二平面定向。

公开(公告)号：US20130297981A1

公开(公告)日：2013-11-07

申请号：US13537528

申请日：2012-06-29

申请人： Shiqun Gu ,  Michael Laisne ,  Matthew M. Nowak ,  Glen T. Kim ,  Mark C. Chan ,  Hongjun Yao

发明人： Shiqun Gu ,  Michael Laisne ,  Matthew M. Nowak ,  Glen T. Kim ,  Mark C. Chan ,  Hongjun Yao

IPC分类号： G01R31/3177

CPC分类号： G01R31/3177 ,  H01L22/34 ,  H01L23/3128 ,  H01L2224/16227 ,  H01L2924/15192 ,  H01L2924/15311

摘要： A first apparatus, such as a die or a semiconductor package, has signal paths extending through the apparatus. The signal paths can include through vias and other components. The signal paths are operable to communicate with a second apparatus when the second apparatus is stacked with the first apparatus. The first apparatus also has pass gates. Each pass gate is configurable in response to a signal, to short a pair of the signal paths to enable substantially simultaneous testing of the signal paths. The pass gates may be configurable to isolate the signal paths during operation of the first apparatus.

摘要翻译： 诸如裸片或半导体封装的第一装置具有延伸穿过该装置的信号路径。 信号路径可以包括通孔和其它组件。 当第二装置与第一装置堆叠时，信号路径可操作以与第二装置通信。 第一个装置也有通过门。 每个通过门可以响应于信号而配置，以缩短一对信号路径以实现信号路径的基本上同时的测试。 通过门可以被配置为在第一设备的操作期间隔离信号路径。

公开(公告)号：US08595429B2

公开(公告)日：2013-11-26

申请号：US12862094

申请日：2010-08-24

申请人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

发明人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

IPC分类号： G06F12/00

CPC分类号： G11C11/4076 ,  H01L23/481 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/00

摘要： External memory having a high density, high latency memory block; and a low density, low latency memory block. The two memory blocks may be separately accessed by one or more processing functional units. The access may be a direct memory access, or by way of a bus or fabric switch. Through-die vias may connect the external memory to a die comprising the one or more processing functional units.

摘要翻译： 具有高密度，高延迟的存储器块的外部存储器; 和低密度，低延迟的存储器块。 两个存储器块可以被一个或多个处理功能单元单独访问。 访问可以是直接存储器访问，或者通过总线或结构交换机。 通孔通孔可以将外部存储器连接到包括一个或多个处理功能单元的管芯。

公开(公告)号：US08604626B2

公开(公告)日：2013-12-10

申请号：US13470692

申请日：2012-05-14

申请人： Brian M. Henderson ,  Ronnie A. Lindley ,  Dong Wook Kim ,  Reza Jalilizeinali ,  Shiqun Gu ,  Matthew M. Nowak

发明人： Brian M. Henderson ,  Ronnie A. Lindley ,  Dong Wook Kim ,  Reza Jalilizeinali ,  Shiqun Gu ,  Matthew M. Nowak

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L23/488 ,  H01L21/50 ,  H01L21/67092 ,  H01L23/60 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/16 ,  H01L2225/06513

摘要： Electrostatic discharge susceptibility is reduced when assembling a stacked IC device by coupling a ground plane of a first semiconductor device and a ground plane of a second semiconductor device to place the ground plane at substantially a same electrical potential. Active circuitry on the first semiconductor device and active circuitry on the second semiconductor device are electrically coupled after the ground planes are coupled. Electrically coupling the ground planes of the first and the second semiconductor device creates a preferred electrostatic discharge path to ground, thus reducing potential damage to sensitive circuit elements.

摘要翻译： 通过耦合第一半导体器件的接地平面和第二半导体器件的接地平面来组装堆叠的IC器件，以使接地平面处于基本相同的电位，从而降低静电放电敏感性。 第一半导体器件上的有源电路和第二半导体器件上的有源电路在接地平面耦合之后被电耦合。 电耦合第一和第二半导体器件的接地层产生对地的优选静电放电路径，从而减少对敏感电路元件的潜在损害。

公开(公告)号：US20120054422A1

公开(公告)日：2012-03-01

申请号：US12862094

申请日：2010-08-24

申请人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

发明人： Shiqun Gu ,  Matthew M. Nowak ,  Anand Srinivasan

IPC分类号： G06F12/06 ,  G06F12/08

CPC分类号： G11C11/4076 ,  H01L23/481 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/00

摘要： External memory having a high density, high latency memory block; and a low density, low latency memory block. The two memory blocks may be separately accessed by one or more processing functional units. The access may be a direct memory access, or by way of a bus or fabric switch. Through-die vias may connect the external memory to a die comprising the one or more processing functional units.

摘要翻译： 具有高密度，高延迟的存储器块的外部存储器; 和低密度，低延迟的存储器块。 两个存储器块可以被一个或多个处理功能单元单独访问。 访问可以是直接存储器访问，或者通过总线或结构交换机。 通孔通孔可以将外部存储器连接到包括一个或多个处理功能单元的管芯。

公开(公告)号：US09368716B2

公开(公告)日：2016-06-14

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/24 ,  H01L43/08

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US08125040B2

公开(公告)日：2012-02-28

申请号：US12405461

申请日：2009-03-17

申请人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

发明人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L29/82

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L43/12

摘要： A method for forming a magnetic tunnel junction (MTJ) for magnetic random access memory (MRAM) using two masks includes depositing over an interlevel dielectric layer containing an exposed first interconnect metallization, a first electrode, a fixed magnetization layer, a tunneling barrier layer, a free magnetization layer and a second electrode. An MTJ structure including the tunnel barrier layer, free layer and second electrode is defined above the first interconnect metallization by a first mask. A first passivation layer encapsulates the MTJ structure, leaving the second electrode exposed. A third electrode is deposited in contact with the second electrode. A second mask is used to pattern a larger structure including the third electrode, the first passivation layer, the fixed magnetization layer and the first electrode. A second dielectric passivation layer covers the etched plurality of layers, the first interlevel dielectric layer and the first interconnect metallization.

摘要翻译： 使用两个掩模形成用于磁性随机存取存储器（MRAM）的磁性隧道结（MTJ）的方法包括在包含暴露的第一互连金属化的层间介质层上沉积，第一电极，固定磁化层，隧道势垒层， 自由磁化层和第二电极。 包括隧道势垒层，自由层和第二电极的MTJ结构通过第一掩模限定在第一互连金属化之上。 第一钝化层封装MTJ结构，留下第二电极。 沉积与第二电极接触的第三电极。 使用第二掩模来图案化包括第三电极，第一钝化层，固定磁化层和第一电极的较大结构。 第二电介质钝化层覆盖被蚀刻的多个层，第一层间介质层和第一互连金属化层。

公开(公告)号：US20100193888A1

公开(公告)日：2010-08-05

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L29/82 ,  H01L21/00

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US08004881B2

公开(公告)日：2011-08-23

申请号：US11959797

申请日：2007-12-19

申请人： Xiaochun Zhu ,  Shiqun Gu ,  Xia Li ,  Seung H. Kang

发明人： Xiaochun Zhu ,  Shiqun Gu ,  Xia Li ,  Seung H. Kang

IPC分类号： G11C11/00

CPC分类号： G11C11/1675 ,  G11C11/161 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673 ,  Y10S977/933 ,  Y10S977/935

摘要： In an embodiment, a device is disclosed that includes a magnetic tunnel junction (MTJ) structure. The device also includes a read path coupled to the MTJ structure and a write path coupled to the MTJ structure. The write path is separate from the read path.

摘要翻译： 在一个实施例中，公开了一种包括磁隧道结（MTJ）结构的装置。 该设备还包括耦合到MTJ结构的读取路径和耦合到MTJ结构的写入路径。 写入路径与读取路径分开。

公开(公告)号：US20110139497A1

公开(公告)日：2011-06-16

申请号：US12637104

申请日：2009-12-14

申请人： Xia Li ,  Wei Zhao ,  Yu Cao ,  Shiqun Gu ,  Seung H. Kang ,  Ming-Chu King

发明人： Xia Li ,  Wei Zhao ,  Yu Cao ,  Shiqun Gu ,  Seung H. Kang ,  Ming-Chu King

IPC分类号： H05K1/09 ,  B05D5/12 ,  H01R13/648 ,  H01R43/00

CPC分类号： H01L23/552 ,  H01L23/14 ,  H01L23/49827 ,  H01L23/645 ,  H01L23/66 ,  H01L2223/6616 ,  H01L2223/6622 ,  H01L2223/6638 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/0222 ,  H05K1/0245 ,  H05K3/4602 ,  H05K3/4644 ,  H05K2201/09809 ,  Y10T29/49117 ,  H01L2924/00

摘要： A system of via structures disposed in a substrate. The system includes a first via structure that comprises an outer conductive layer, an inner insulating layer, and an inner conductive layer disposed in the substrate. The outer conductive layer separates the inner insulating layer and the substrate and the inner insulating layer separates the inner conductive layer and the outer conductive layer. A first signal of a first complementary pair passes through the inner conductive layer and a second signal of the first complementary pair passes through the outer conductive layer. In different embodiments, a method of forming a via structure in an electronic substrate is provided.

摘要翻译： 设置在基板中的通孔结构的系统。 该系统包括第一通孔结构，其包括外导电层，内绝缘层和设置在基板中的内导电层。 外部导电层分离内部绝缘层和基板，内部绝缘层分离内部导电层和外部导电层。 第一互补对的第一信号通过内导电层，第一互补对的第二信号通过外导电层。 在不同的实施例中，提供了一种在电子衬底中形成通孔结构的方法。