公开(公告)号：US08053327B2

公开(公告)日：2011-11-08

申请号：US11614961

申请日：2006-12-21

申请人： Shailendra Mishra ,  Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Johnny Widodo

发明人： Shailendra Mishra ,  Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Johnny Widodo

IPC分类号： H01L21/76 ,  H01L21/00

CPC分类号： H01L21/76232 ,  H01L21/76283 ,  H01L21/823481

摘要： An integrated circuit system is provided including providing a substrate, forming an isolation structure base in the substrate without removal of the substrate, and forming a first transistor in the substrate next to the isolation structure base.

摘要翻译： 提供一种集成电路系统，包括提供衬底，在衬底中形成隔离结构基底而不去除衬底，以及在隔离结构基底旁边的衬底中形成第一晶体管。

公开(公告)号：US07795104B2

公开(公告)日：2010-09-14

申请号：US12030598

申请日：2008-02-13

申请人： Elgin Kiok Boone Quek ,  Lee Wee Teo ,  Shyue Seng Tan

发明人： Elgin Kiok Boone Quek ,  Lee Wee Teo ,  Shyue Seng Tan

IPC分类号： H01L21/20

CPC分类号： H01L29/66166 ,  H01L21/324 ,  H01L27/0802 ,  H01L28/20

摘要： A method for forming device structures having a variation in electrical conductivity includes forming a device structure and a radiation absorbing layer overlying the device structure. The radiation absorbing layer has a spatial variation and radiation absorbing characteristics, such that upon irradiating the device structure, the radiation absorbing layer attenuates the intensity of the radiation so that a variation in dopant activation takes place within the device structure. Accordingly, device structures are formed having a variation in electrical resistance independent of the physical size of the device structures.

摘要翻译： 用于形成具有导电性变化的器件结构的方法包括形成器件结构和覆盖器件结构的辐射吸收层。 辐射吸收层具有空间变化和辐射吸收特性，使得在照射器件结构时，辐射吸收层衰减辐射的强度，使得在器件结构内发生掺杂剂激活的变化。 因此，形成具有独立于器件结构的物理尺寸的电阻变化的器件结构。

公开(公告)号：US20090184341A1

公开(公告)日：2009-07-23

申请号：US12009204

申请日：2008-01-17

申请人： Yung Fu Chong ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Foong Tan

发明人： Yung Fu Chong ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Foong Tan

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L29/7848

摘要： A method (and semiconductor device) of fabricating a semiconductor device eliminates shallow trench isolation (STI) recess in embedded SiGe p-type field effect transistor (pFET) structures. This increases device performance by improving isolation and decreasing leakage current caused by SiGe facet growth and silicide encroachment at the STI. A mask is selectively formed over the STI and adjacent nFET regions to protect them during formation (e.g., reactive ion etching (RIE)) of the embedded source/drain (S/D) regions of the pFET. The mask also extends over the STI edge by a predetermined distance to cover a portion of the embedded S/D region disposed between the STI and gate structure. This helps protect or isolate the STI region during SiGe layer formation in the defined embedded S/D regions.

摘要翻译： 制造半导体器件的方法（和半导体器件）消除了嵌入式SiGe p型场效应晶体管（pFET）结构中的浅沟槽隔离（STI）凹槽。 这可以通过改善隔离度和降低由SiGe小面生长引起的漏电流和硅化物侵入STI来提高器件性能。 在STI和相邻的nFET区域上选择性地形成掩模以在pFET的嵌入式源极/漏极（S / D）区域的形成期间（例如，反应离子蚀刻（RIE））保护它们。 掩模也在STI边缘上延伸预定距离以覆盖设置在STI和栅极结构之间的嵌入式S / D区域的一部分。 这有助于在定义的嵌入式S / D区域中的SiGe层形成期间保护或隔离STI区域。

公开(公告)号：US08673692B2

公开(公告)日：2014-03-18

申请号：US13353922

申请日：2012-01-19

申请人： Shyue Seng Tan ,  Tu Pei Chen

发明人： Shyue Seng Tan ,  Tu Pei Chen

IPC分类号： H01L21/00 ,  H01L21/82 ,  H01L21/84

CPC分类号： H01L29/7881 ,  G11C16/10 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/66825

摘要： Disclosed herein is a novel charging controlled RRAM (Resistance Random Access Memory), and various methods of making such a charging controlled RRAM device. In one example, a device disclosed herein includes a first word line structure formed above a substrate, wherein the first word line structure includes a gate electrode and a nano-crystal containing layer of insulating material, a second word line structure formed above the substrate, wherein the second word line structure comprises a gate electrode and a nano-crystal containing layer of insulating material, a first implant region formed in the substrate proximate the first word line structure, wherein the first implant region defines a first bit line, and a second implant region formed in the substrate proximate the second word line structure, wherein the second implant region defines a second bit line.

摘要翻译： 本文公开了一种新颖的充电控制RRAM（电阻随机存取存储器）以及制造这种充电控制RRAM器件的各种方法。 在一个示例中，本文公开的器件包括形成在衬底上的第一字线结构，其中第一字线结构包括栅电极和含纳米晶体的绝缘材料层，形成在衬底上的第二字线结构， 其中所述第二字线结构包括栅极电极和含纳米晶体的绝缘材料层，第一注入区域形成在靠近所述第一字线结构的所述衬底中，其中所述第一注入区域限定第一位线， 注入区域形成在靠近第二字线结构的衬底中，其中第二注入区域限定第二位线。

公开(公告)号：US20130187116A1

公开(公告)日：2013-07-25

申请号：US13353786

申请日：2012-01-19

申请人： Shyue Seng Tan ,  Wei Zhu ,  Tu Pei Chen

发明人： Shyue Seng Tan ,  Wei Zhu ,  Tu Pei Chen

IPC分类号： H01L45/00 ,  H01L21/8239 ,  B82Y99/00

CPC分类号： B82Y10/00 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625 ,  H01L45/1633

摘要： Disclosed herein is an RRAM device with free-forming conductive filament(s), and various methods of making such an RRAM device. In one example, a device disclosed herein includes a first electrode, a second electrode positioned above the first electrode and a variable resistance material positioned between the first and second electrodes, wherein the variable resistance material is a metal oxide with a plurality of metal nano-crystals embedded therein.

摘要翻译： 本文公开了具有自由形成导电细丝的RRAM器件，以及制造这种RRAM器件的各种方法。 在一个示例中，本文公开的装置包括第一电极，位于第一电极上方的第二电极和位于第一和第二电极之间的可变电阻材料，其中可变电阻材料是具有多个金属纳米 - 嵌入其中的晶体。

公开(公告)号：US20120286349A1

公开(公告)日：2012-11-15

申请号：US13107160

申请日：2011-05-13

申请人： Shyue Seng Tan

发明人： Shyue Seng Tan

IPC分类号： H01L29/788

CPC分类号： H01L29/66833 ,  H01L29/40114 ,  H01L29/40117 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/792

摘要： In one example, the memory device includes a gate insulation layer, a first conductive storage layer positioned above the gate insulation layer and a first non-conductive charge storage layer positioned above the first conductive storage layer. The device further includes a blocking insulation layer positioned above the first non-conductive charge storage layer and a gate electrode positioned above said blocking insulation layer.

摘要翻译： 在一个示例中，存储器件包括栅极绝缘层，位于栅极绝缘层上方的第一导电存储层和位于第一导电存储层上方的第一非导电电荷存储层。 该装置还包括位于第一非导电电荷存储层上方的阻挡绝缘层和位于所述阻挡绝缘层上方的栅电极。

公开(公告)号：US07999300B2

公开(公告)日：2011-08-16

申请号：US12361521

申请日：2009-01-28

申请人： Zhao Lun ,  James Yong Meng Lee ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Shailendra Mishra ,  Jeffrey Chee

发明人： Zhao Lun ,  James Yong Meng Lee ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Woh Lai ,  Johnny Widodo ,  Shailendra Mishra ,  Jeffrey Chee

IPC分类号： H01L27/108

CPC分类号： H01L27/11 ,  H01L27/1085 ,  H01L27/1087 ,  H01L28/88 ,  H01L29/66181 ,  Y10S257/903

摘要： A memory cell includes a substrate, an access transistor and a storage capacitor. The access transistor comprising a gate stack disposed on the substrate, and a first and second diffusion region located on a first and second opposing sides of the gate stack. The storage capacitor comprises a first capacitor plate comprising a portion embedded within the substrate below the first diffusion region, a second capacitor plate and a capacitor dielectric sandwiched between the embedded portion of the first capacitor plate. At least a portion of the first diffusion region forms the second capacitor plate.

摘要翻译： 存储单元包括衬底，存取晶体管和存储电容器。 所述存取晶体管包括设置在所述衬底上的栅极堆叠，以及位于所述栅极堆叠的第一和第二相对侧上的第一和第二扩散区域。 存储电容器包括：第一电容器板，包括嵌入在第一扩散区域下方的衬底内的部分，第二电容器板和夹在第一电容器板的嵌入部分之间的电容器电介质。 第一扩散区的至少一部分形成第二电容器板。

公开(公告)号：US20100304556A1

公开(公告)日：2010-12-02

申请号：US12471803

申请日：2009-05-26

申请人： Chunshan Yin ,  Jae Gon Lee ,  Shyue Seng Tan ,  Elgin Kiok Boone Quek ,  Chung Foong Tan ,  Lee Wee Teo

发明人： Chunshan Yin ,  Jae Gon Lee ,  Shyue Seng Tan ,  Elgin Kiok Boone Quek ,  Chung Foong Tan ,  Lee Wee Teo

IPC分类号： H01L21/28

CPC分类号： H01L29/42332 ,  H01L29/42328 ,  H01L29/7881

摘要： A method of manufacture of an integrated circuit system includes: providing a mesa over a substrate; forming a trench in the substrate adjacent the mesa; forming a second gate and a charge storage material along a trench sidewall; and forming a first gate from the mesa.

摘要翻译： 一种制造集成电路系统的方法，包括：在衬底上提供台面; 在邻近台面的衬底中形成沟槽; 沿着沟槽侧壁形成第二栅极和电荷存储材料; 并从台面形成第一个门。

公开(公告)号：US20090203185A1

公开(公告)日：2009-08-13

申请号：US12030598

申请日：2008-02-13

申请人： Elgin Kiok Boone Quek ,  Lee Wee Teo ,  Shyue Seng Tan

发明人： Elgin Kiok Boone Quek ,  Lee Wee Teo ,  Shyue Seng Tan

IPC分类号： H01L21/20 ,  H01L21/02

CPC分类号： H01L29/66166 ,  H01L21/324 ,  H01L27/0802 ,  H01L28/20

摘要： A method for forming device structures having a variation in electrical conductivity includes forming a device structure and a radiation absorbing layer overlying the device structure. The radiation absorbing layer has a spatial variation and radiation absorbing characteristics, such that upon irradiating the device structure, the radiation absorbing layer attenuates the intensity of the radiation so that a variation in dopant activation takes place within the device structure. Accordingly, device structures are formed having a variation in electrical resistance independent of the physical size of the device structures.

摘要翻译： 用于形成具有导电性变化的器件结构的方法包括形成器件结构和覆盖器件结构的辐射吸收层。 辐射吸收层具有空间变化和辐射吸收特性，使得在照射器件结构时，辐射吸收层衰减辐射的强度，使得在器件结构内发生掺杂剂激活的变化。 因此，形成具有独立于器件结构的物理尺寸的电阻变化的器件结构。

公开(公告)号：US07562318B2

公开(公告)日：2009-07-14

申请号：US11458345

申请日：2006-07-18

申请人： Chew Hoe Ang ,  Gang Chen ,  Shyue Seng Tan

发明人： Chew Hoe Ang ,  Gang Chen ,  Shyue Seng Tan

IPC分类号： G06F17/50

CPC分类号： H01L22/34 ,  G01R31/2628 ,  G01R31/2642 ,  H01L2924/0002 ,  H01L2924/00

摘要： The invention describes a novel test structure and process to create the structure for performing automatic dynamic stress testing of PMOS devices for Negative Bias Temperature Instability (NB TI). The invention consists of an integrated inverter, two integrated electronic switches for switching from stress mode to device DC characterization measurement mode, and a PMOS FET device under test (DUT). The inverter assures the proper 180 degree phase relationship between the test device source and gate voltage while the imbedded electronic switches provide isolation of the test device during DC characterization testing. Another embodiment of the invention enables the testing of multiple devices under test (DUTs).

摘要翻译： 本发明描述了一种新颖的测试结构和工艺，以创建用于负偏压温度不稳定（NB TI）的PMOS器件的自动动态应力测试的结构。 本发明由集成逆变器，用于从应力模式切换到器件直流表征测量模式的两个集成电子开关以及被测试的PMOS FET器件（DUT）组成。 在DC特性测试期间，嵌入式电子开关提供测试设备的隔离，逆变器确保测试设备源和栅极电压之间正确的180度相位关系。 本发明的另一实施例使得能够测试被测试的多个器件（DUT）。