公开(公告)号：US07459372B2

公开(公告)日：2008-12-02

申请号：US11191423

申请日：2005-07-28

申请人： Hong-Bae Park ,  Yu-Gyun Shin ,  Sang-Bom Kang

发明人： Hong-Bae Park ,  Yu-Gyun Shin ,  Sang-Bom Kang

IPC分类号： H01L21/471 ,  H01L21/20

CPC分类号： H01L21/02194 ,  C23C16/405 ,  C23C16/45529 ,  C23C16/45531 ,  H01L21/0228 ,  H01L21/28194 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31645 ,  H01L29/513 ,  H01L29/517

摘要： The present invention can provide methods of manufacturing a thin film including hafnium titanium oxide. The methods can include introducing a first reactant including a hafnium precursor onto a substrate; chemisorbing a first portion of the first reactant to the substrate, and physisorbing a second portion of the first reactant to the substrate and the chemisorbed first portion of the first reactant; providing a first oxidant onto the substrate; forming a first thin film including hafnium oxide on the substrate; introducing a second reactant including a titanium precursor onto the first thin film; chemisorbing a first portion of the second reactant to the first thin film, and physisorbing a second portion of the second reactant to the first thin film and the chemisorbed first portion of the second reactant; providing a second oxidant onto the first thin film; and forming a second thin film including titanium oxide on the first thin film. The present invention can further provide methods of manufacturing a gate structure and a capacitor.

摘要翻译： 本发明可以提供制造包括铪钛氧化物的薄膜的方法。 所述方法可以包括将包含铪前体的第一反应物引入到基底上; 将所述第一反应物的第一部分化学吸附至所述基底，以及将所述第一反应物的第二部分物理吸附至所述基底和所述第一反应物的化学吸附的第一部分; 在衬底上提供第一氧化剂; 在基板上形成包括氧化铪的第一薄膜; 将包含钛前体的第二反应物引入到所述第一薄膜上; 将所述第二反应物的第一部分化学吸附到所述第一薄膜，以及将所述第二反应物的第二部分物理吸附到所述第一薄膜和所述第二反应物的化学吸附的第一部分; 在第一薄膜上提供第二氧化剂; 以及在所述第一薄膜上形成包括氧化钛的第二薄膜。 本发明还可以提供制造栅极结构和电容器的方法。

公开(公告)号：US07399670B2

公开(公告)日：2008-07-15

申请号：US11183651

申请日：2005-07-18

申请人： Taek-Soo Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hong-Bae Park ,  Hag-Ju Cho ,  Hye-Lan Lee ,  Beom-Jun Jin ,  Seong-Geon Park

发明人： Taek-Soo Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hong-Bae Park ,  Hag-Ju Cho ,  Hye-Lan Lee ,  Beom-Jun Jin ,  Seong-Geon Park

IPC分类号： H01L21/8238 ,  H01L21/8234 ,  H01L21/3205 ,  H01L21/4763

CPC分类号： H01L21/823842

摘要： A method of forming transistor gate structures in an integrated circuit device can include forming a high-k gate insulating layer on a substrate including a first region to include PMOS transistors and a second region to include NMOS transistors. A polysilicon gate layer can be formed on the high-k gate insulating layer in the first and second regions. A metal silicide gate layer can be formed directly on the high-k gate insulating layer in the first region and avoiding forming the metal-silicide in the second region. Related gate structures are also disclosed.

摘要翻译： 在集成电路器件中形成晶体管栅结构的方法可以包括在包括PMOS晶体管的第一区域的衬底上形成高k栅极绝缘层，以及包括NMOS晶体管的第二区域。 可以在第一和第二区域的高k栅极绝缘层上形成多晶硅栅极层。 可以在第一区域中的高k栅极绝缘层上直接形成金属硅化物栅极层，并且避免在第二区域中形成金属硅化物。 还公开了相关门结构。

公开(公告)号：US07390719B2

公开(公告)日：2008-06-24

申请号：US11497972

申请日：2006-08-01

申请人： Taek-Soo Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hag-Ju Cho ,  Hye-Lan Lee ,  Sang-Yong Kim

发明人： Taek-Soo Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hag-Ju Cho ,  Hye-Lan Lee ,  Sang-Yong Kim

IPC分类号： H01L21/8234

CPC分类号： H01L21/28088 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/78

摘要： A semiconductor device having a dual gate is formed on a substrate having a dielectric layer. A first metallic conductive layer is formed on the dielectric layer to a first thickness, and annealed to have a reduced etching rate. A second metallic conductive layer is formed on the first metallic conductive layer to a second thickness that is greater than the first thickness. A portion of the second metallic conductive layer formed in a second area of the substrate is removed using an etching selectivity. A first gate structure having a first metallic gate including the first and the second metallic conductive layers is formed in a first area of the substrate. A second gate structure having a second metallic gate is formed in the second area. A gate dielectric layer is not exposed to an etching chemical due to the first metallic conductive layer, so its dielectric characteristics are not degraded.

摘要翻译： 具有双栅极的半导体器件形成在具有电介质层的衬底上。 在电介质层上形成第一金属导电层至第一厚度，并且退火以降低蚀刻速率。 在第一金属导电层上形成第二金属导电层至大于第一厚度的第二厚度。 使用蚀刻选择性去除在衬底的第二区域中形成的第二金属导电层的一部分。 具有包括第一和第二金属导电层的第一金属栅极的第一栅极结构形成在衬底的第一区域中。 具有第二金属栅极的第二栅极结构形成在第二区域中。 由于第一金属导电层，栅极电介质层不暴露于蚀刻化学品，因此其介电特性不劣化。

公开(公告)号：US07351622B2

公开(公告)日：2008-04-01

申请号：US11490613

申请日：2006-07-21

申请人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

发明人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

IPC分类号： H01L21/84 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/00

CPC分类号： H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803

摘要： A method of forming a semiconductor device includes forming a three-dimensional structure formed of a semiconductor on a semiconductor substrate, and isotropically doping the three-dimensional structure by performing a plasma doping process using a first source gas and a second source gas. The first source gas includes n-type or p-type impurity elements, and the second source gas includes a dilution element regardless of the electrical characteristic of a doped region.

摘要翻译： 形成半导体器件的方法包括在半导体衬底上形成由半导体形成的三维结构，并且通过使用第一源气体和第二源气体进行等离子体掺杂工艺，对三维结构进行各向同性地掺杂。 第一源气体包括n型或p型杂质元素，第二源气体包括稀释元件，而与掺杂区域的电特性无关。

公开(公告)号：US20070063295A1

公开(公告)日：2007-03-22

申请号：US11522343

申请日：2006-09-18

申请人： In-Sang Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hong-Bae Park ,  Hye-Min Kim ,  Beom-Jun Jin

发明人： In-Sang Jeon ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Hong-Bae Park ,  Hye-Min Kim ,  Beom-Jun Jin

IPC分类号： H01L29/94

CPC分类号： H01L29/4983 ,  H01L21/28088 ,  H01L21/28194 ,  H01L21/823828 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/78

摘要： Example embodiments relate to a gate electrode, a method of forming the gate electrode, a transistor having the gate electrode, a method of manufacturing the transistor, a semiconductor device having the transistor and a method of manufacturing the semiconductor device. The gate electrode may include an embossing structure including a metal or a metal compound and having a first work function and a conductive layer pattern having a second work function formed on the embossing structure. A work function of the gate electrode may be adjusted between a work function of the embossing structure and a work function of the conductive layer pattern formed on the embossing structure. An NMOS transistor and a PMOS transistor having different work functions respectively may be formed on a substrate.

摘要翻译： 示例性实施例涉及栅电极，形成栅电极的方法，具有栅电极的晶体管，制造晶体管的方法，具有晶体管的半导体器件和制造半导体器件的方法。 栅电极可以包括包括金属或金属化合物并具有第一功函数的压花结构和在压花结构上形成的具有第二功函数的导电层图案。 可以在压花结构的功函数和形成在压花结构上的导电层图案的功函数之间调整栅电极的功函数。 可以在衬底上形成具有不同功函数的NMOS晶体管和PMOS晶体管。

公开(公告)号：US20070059929A1

公开(公告)日：2007-03-15

申请号：US11438941

申请日：2006-05-23

申请人： Hag-Ju Cho ,  Sang-Bom Kang ,  Seong-Geon Park ,  Taek-Soo Jeon ,  Hye-Lan Lee ,  Yu-Gyun Shin

发明人： Hag-Ju Cho ,  Sang-Bom Kang ,  Seong-Geon Park ,  Taek-Soo Jeon ,  Hye-Lan Lee ,  Yu-Gyun Shin

IPC分类号： H01L21/44

CPC分类号： H01L21/28556 ,  C23C16/36 ,  H01L21/28088 ,  H01L21/76843 ,  H01L21/76856 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/10888 ,  H01L29/4966 ,  H01L29/66583

摘要： In some embodiments of the present invention, methods of forming a tantalum carbon nitride layer include introducing a source gas including a tantalum metal complex onto a substrate, wherein one or more of the ligands of the tantalum metal complex include nitrogen and one or more of the ligands of the tantalum metal complex include carbon; and thermally decomposing the tantalum metal complex to form a tantalum carbon nitride layer on the substrate. In some embodiments, the tantalum metal complex includes Ta(NR1)(NR2R3)3, wherein R1, R2 and R3 are each independently H or a C1-C6 alkyl group. In some embodiments, the tantalum metal complex may be [Ta(═NC(CH3)2C2H5)(N(CH3)2)3]. Methods of forming a gate structure, methods of manufacturing dual gate electrodes and methods of manufacturing a capacitor including tantalum carbon nitride are also provided herein.

摘要翻译： 在本发明的一些实施例中，形成氮化钽层的方法包括将包含钽金属络合物的源气体引入到基底上，其中一个或多个钽金属络合物的配体包括氮和一个或多个 钽金属络合物的配体包括碳; 并且在所述衬底上热分解所述钽金属络合物以形成钽碳氮化物层。 在一些实施方案中，钽金属络合物包括Ta（NR 1）3（NR 2 R 3）3， 其中R 1，R 2和R 3各自独立地为H或C 1 -C 3 - 6烷基。 在一些实施方案中，钽金属络合物可以是[Ta（-NC（CH 3）2）2 H 2 H 5， （N（CH 3）2）3）3。 形成栅极结构的方法，制造双栅电极的方法以及制造包括氮化钽的电容器的方法也在本文中提供。

公开(公告)号：US20070057292A1

公开(公告)日：2007-03-15

申请号：US11518656

申请日：2006-09-11

申请人： Hong-Bae Park ,  Yu-Gyun Shin

发明人： Hong-Bae Park ,  Yu-Gyun Shin

IPC分类号： H01L29/76

CPC分类号： H01L29/792 ,  H01L29/40117

摘要： A SONOS type non-volatile semiconductor device includes a semiconductor substrate, source/drain regions doped with impurities formed in the semiconductor substrate, a channel region formed in the semiconductor substrate between the source/drain regions, a tunnel insulation layer formed on the channel region, a charge-trapping layer formed on the tunnel insulation layer, a blocking insulation layer formed on the charge-trapping layer, and a gate electrode formed on the blocking insulation layer. The charge-trapping layer includes aluminum nitride having a chemical formula AlxNy and/or the blocking insulation layer includes aluminum nitride having a chemical formula AlpNq, such that x, y, p, and q are positive integers, x and y satisfy a relation x>y, and p and q satisfy a relation p

摘要翻译： SONOS型非易失性半导体器件包括半导体衬底，掺杂在半导体衬底中形成的杂质的源/漏区，形成在源/漏区之间的半导体衬底中的沟道区，形成在沟道区上的隧道绝缘层 形成在隧道绝缘层上的电荷俘获层，形成在电荷俘获层上的阻挡绝缘层，以及形成在阻挡绝缘层上的栅电极。 电荷捕获层包括具有化学式Al x N y Y的氮化铝和/或阻挡绝缘层包括具有化学式为Al < x，y，p和q是正整数，x和y满足关系x> y，p和q满足关系p

公开(公告)号：US20070026621A1

公开(公告)日：2007-02-01

申请号：US11542808

申请日：2006-10-04

申请人： Hag-Ju Cho ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Taek-Soo Jeon ,  Hye-Lan Lee

发明人： Hag-Ju Cho ,  Yu-Gyun Shin ,  Sang-Bom Kang ,  Taek-Soo Jeon ,  Hye-Lan Lee

IPC分类号： H01L21/331

CPC分类号： H01L29/792 ,  H01L27/10817 ,  H01L27/10852 ,  H01L27/115 ,  H01L27/11568 ,  H01L28/91 ,  H01L29/513

摘要： Provided herein is a non-volatile semiconductor device that includes a tunnel insulation layer pattern formed on a semiconductor substrate, a charge trapping layer pattern formed on the tunnel insulation layer pattern, a blocking dielectric layer pattern formed on the charge trapping layer pattern and a tantalum carbon nitride layer pattern formed on the blocking dielectric layer pattern. The tantalum carbon nitride layer pattern may be formed by a CVD process using a source gas including a tantalum metal complex, wherein one or more of ligands of the tantalum metal complex include nitrogen and carbon. Since the non-volatile semiconductor device includes the tantalum carbon nitride layer pattern as an electrode, the non-volatile semiconductor device according to embodiments of the invention may have improved response speed and require relatively low driving voltage.

摘要翻译： 本文提供了一种非易失性半导体器件，其包括形成在半导体衬底上的隧道绝缘层图案，形成在隧道绝缘层图案上的电荷俘获层图案，形成在电荷俘获层图案上的阻挡介电层图案和钽 形成在阻挡电介质层图案上的碳氮化物层图案。 钽碳氮化物层图案可以通过使用包括钽金属络合物的源气体的CVD工艺形成，其中一个或多个钽金属络合物的配体包括氮和碳。 由于非易失性半导体器件包括作为电极的碳氮化钽层图案，根据本发明的实施例的非易失性半导体器件可以具有改善的响应速度并且需要相对较低的驱动电压。

公开(公告)号：US20060151826A1

公开(公告)日：2006-07-13

申请号：US11326286

申请日：2006-01-06

申请人： Beom-Jun Jin ,  Hong-Bae Park ,  Seong-Geon Park ,  Yu-Gyun Shin ,  Sang-Bom Kang

发明人： Beom-Jun Jin ,  Hong-Bae Park ,  Seong-Geon Park ,  Yu-Gyun Shin ,  Sang-Bom Kang

IPC分类号： H01L29/788

CPC分类号： H01L29/792 ,  H01L21/823425 ,  H01L21/823437 ,  H01L27/11568

摘要： A semiconductor device may include a gate structure having a gate insulation layer formed on a substrate, and a gate electrode formed on the gate insulation layer. A composite barrier layer may be formed on the gate structure.

摘要翻译： 半导体器件可以包括具有形成在衬底上的栅极绝缘层的栅极结构和形成在栅极绝缘层上的栅电极。 可以在栅极结构上形成复合阻挡层。

公开(公告)号：US20060145254A1

公开(公告)日：2006-07-06

申请号：US11322335

申请日：2005-12-30

申请人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Guk-Hyon Yon

发明人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Soo-Jin Hong ,  Guk-Hyon Yon

IPC分类号： H01L29/76

CPC分类号： H01L29/4983 ,  H01L21/28247 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7881 ,  H01L29/792

摘要： A semiconductor device includes a gate structure on a channel region of a semiconductor substrate adjacent to a source/drain region therein and a surface insulation layer directly on the source/drain region of the substrate adjacent to the gate structure. The device further includes a spacer on a sidewall of the gate structure adjacent to the source/drain region. A portion of the surface insulation layer adjacent the gate structure is sandwiched between the substrate and the spacer. An interface between the surface insulation layer and the source/drain region includes a plurality of interfacial states. Portions of the source/drain region immediately adjacent the interface define a carrier accumulation layer having a greater carrier concentration than other portions thereof. The carrier accumulation layer extends along the interface under the spacer. Related methods are also discussed.

摘要翻译： 半导体器件包括与半导体衬底的与源极/漏极区域相邻的沟道区域上的栅极结构，以及直接位于与栅极结构相邻的衬底的源极/漏极区域上的表面绝缘层。 该器件还包括邻近源极/漏极区的栅极结构的侧壁上的间隔物。 与栅极结构相邻的表面绝缘层的一部分夹在基板和间隔件之间。 表面绝缘层与源极/漏极区之间的界面包括多个界面状态。 紧邻界面的源极/漏极区域的部分限定了具有比其它部分更大的载流子浓度的载流子积累层。 载体积聚层沿着间隔物下的界面延伸。 还讨论了相关方法。