公开(公告)号：US08735050B2

公开(公告)日：2014-05-27

申请号：US13567233

申请日：2012-08-06

申请人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

发明人： Lei Yuan ,  Hidekazu Yoshida ,  Jongwook Kye ,  Qi Xiang ,  Mahbub Rashed

IPC分类号： G03F1/00 ,  G06F17/50

CPC分类号： G06F17/5068 ,  G03F7/70466 ,  H01L2924/0002 ,  H01L2924/00

摘要： Integrated circuits and methods for fabricating integrated circuits are provided. One method includes creating a master pattern layout including first and second adjacent cells. The first adjacent cell has a first border pin with a first routing line. The second adjacent cell has a second border pin with a second routing line. The first and second routing lines overlap to define an edge-edge stitch to couple the first and second border pins. The master pattern layout is decomposed into sub-patterns.

摘要翻译： 提供了用于制造集成电路的集成电路和方法。 一种方法包括创建包括第一和第二相邻单元格的主图案布局。 第一相邻单元具有带有第一路由线的第一边界引脚。 第二相邻单元具有带有第二路由线的第二边界引脚。 第一和第二路由线重叠以限定边缘线迹以耦合第一和第二边界引脚。 主模式布局被分解为子模式。

公开(公告)号：US08138791B1

公开(公告)日：2012-03-20

申请号：US12694603

申请日：2010-01-27

申请人： Albert Ratnakumar ,  Jun Liu ,  Jeffrey Xiaoqi Tung ,  Qi Xiang

发明人： Albert Ratnakumar ,  Jun Liu ,  Jeffrey Xiaoqi Tung ,  Qi Xiang

IPC分类号： H03K19/177

CPC分类号： H03K19/0008 ,  H01L27/11807 ,  H01L29/78 ,  H01L29/7843 ,  H01L29/7847 ,  H01L29/7848

摘要： Integrated circuits with stressed transistors are provided. Stressing transistors may increase transistor threshold voltage without the need to increase channel doping. Stressing transistors may reduce total leakage currents. It may be desirable to compressively stress N-channel metal-oxide-semiconductor (NMOS) transistors and tensilely stress P-channel metal-oxide-semiconductor (PMOS) transistors to reduce leakage currents. Techniques that can be used to alter the amount of stressed experienced by transistors may include forming a stress-inducing layer, forming a stress liner, forming diffusion active regions using silicon germanium, silicon carbon, or standard silicon, implementing transistors in single-finger instead of multi-finger configurations, and implanting particles. Any combination of these techniques may be used to provide appropriate amounts of stress to increase the performance or decrease the total leakage current of a transistor.

摘要翻译： 提供了具有应力晶体管的集成电路。 应力晶体管可以增加晶体管阈值电压，而不需要增加沟道掺杂。 应力晶体管可能会减少总漏电流。 可能需要压缩应力N沟道金属氧化物半导体（NMOS）晶体管和拉伸应力P沟道金属氧化物半导体（PMOS）晶体管以减少漏电流。 可用于改变晶体管经受的应力的技术可包括形成应力诱导层，形成应力衬垫，使用硅锗，硅碳或标准硅形成扩散有源区，以单指代替晶体管 的多指配置和植入颗粒。 可以使用这些技术的任何组合来提供适当量的应力以增加晶体管的性能或降低总泄漏电流。

公开(公告)号：US08081502B1

公开(公告)日：2011-12-20

申请号：US12345560

申请日：2008-12-29

申请人： Irfan Rahim ,  Jun Liu ,  Andy L. Lee ,  William Bradley Vest ,  Lu Zhou ,  Qi Xiang ,  Yanzhong Yu ,  Jeffrey Xiaoqi Tung ,  Albert Ratnakumar

发明人： Irfan Rahim ,  Jun Liu ,  Andy L. Lee ,  William Bradley Vest ,  Lu Zhou ,  Qi Xiang ,  Yanzhong Yu ,  Jeffrey Xiaoqi Tung ,  Albert Ratnakumar

IPC分类号： G11C11/00

CPC分类号： G11C11/412

摘要： An integrated circuit with memory elements is provided. The memory elements may have memory element transistors with body terminals. Body bias control circuitry may supply body bias voltages that strengthen or weaken memory element transistors to improve read and write margins. The body bias control circuitry may dynamically control body bias voltages so that time-varying body bias voltages are supplied to memory element transistors. Address transistors and latch transistors in the memory elements may be selectively strengthened and weakened. Process variations may be compensated by weakening fast transistors and strengthening slow transistors with body bias adjustments.

摘要翻译： 提供了一种具有存储元件的集成电路。 存储器元件可以具有带有主体端子的存储器元件晶体管。 体偏置控制电路可以提供加强或削弱存储元件晶体管的体偏置电压，以改善读和写余量。 体偏置控制电路可以动态地控制体偏置电压，从而将时变体偏置电压提供给存储元件晶体管。 存储元件中的地址晶体管和锁存晶体管可以被选择性地加强和削弱。 过程变化可以通过削弱快速晶体管和加强具有体偏置调整的慢晶体管来补偿。

公开(公告)号：US20100127331A1

公开(公告)日：2010-05-27

申请号：US12324789

申请日：2008-11-26

申请人： Albert Ratnakumar ,  Jun Liu ,  Jeffrey Xiaoqi Tung ,  Qi Xiang

发明人： Albert Ratnakumar ,  Jun Liu ,  Jeffrey Xiaoqi Tung ,  Qi Xiang

IPC分类号： H01L29/78 ,  G06F17/50

CPC分类号： G06F17/5063 ,  H01L29/4983 ,  H01L29/66545 ,  H01L29/78

摘要： Mixed gate metal-oxide-semiconductor transistors are provided. The transistors may have an asymmetric configuration that exhibits increased output resistance. Each transistor may be formed from a gate insulating layer formed on a semiconductor. The gate insulating layer may be a high-K material. Source and drain regions in the semiconductor may define a transistor gate length. The gate length may be larger than the minimum specified by semiconductor fabrication design rules. The transistor gate may be formed from first and second gate conductors with different work functions. The relative sizes of the first and gate conductors in a given transistor control the threshold voltage for the transistor. A computer-aided design tool may be used to receive a circuit design from a user. The tool may generate fabrication masks for the given design that include mixed gate transistors with threshold voltages optimized to meet circuit design criteria.

摘要翻译： 提供混合栅极金属氧化物半导体晶体管。 晶体管可以具有表现出增加的输出电阻的非对称配置。 每个晶体管可以由形成在半导体上的栅极绝缘层形成。 栅极绝缘层可以是高K材料。 半导体中的源极和漏极区域可以限定晶体管栅极长度。 栅极长度可以大于由半导体制造设计规则规定的最小值。 晶体管栅极可以由具有不同功函数的第一和第二栅极导体形成。 给定晶体管中的第一和栅极导体的相对尺寸控制晶体管的阈值电压。 计算机辅助设计工具可用于从用户接收电路设计。 该工具可以为给定的设计生成包括混合栅极晶体管的制造掩模，其具有优化的阈值电压以满足电路设计标准。

公开(公告)号：US20100079200A1

公开(公告)日：2010-04-01

申请号：US12241706

申请日：2008-09-30

申请人： Qi Xiang ,  Albert Ratnakumar ,  Jeffrey Xiaoqi Tung ,  Weiqi Ding

发明人： Qi Xiang ,  Albert Ratnakumar ,  Jeffrey Xiaoqi Tung ,  Weiqi Ding

IPC分类号： G05F1/10 ,  H01L21/336

CPC分类号： G05F3/205 ,  H01L29/1083 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for improving analog circuits performance using a circuit design using forward bias and a modified mixed-signal process is presented. A circuit consisting plurality of NMOS and PMOS transistors is defined. The body terminal of the NMOS transistors are coupled to a first voltage source and the body terminal of the PMOS transistors are coupled a second voltage source. Transistors in the circuit are selectively biased by applying the first voltage source to the body terminal of each selected NMOS transistor and applying the second voltage source to the body terminal of each selected PMOS transistor. In one embodiment, the first voltage source and the second voltage source are modifiable to provide forward and reverse bias to the body terminal of the transistors.

摘要翻译： 提出了使用正向偏置电路设计和改进的混合信号处理来提高模拟电路性能的方法。 定义了包括多个NMOS和PMOS晶体管的电路。 NMOS晶体管的主体端子耦合到第一电压源，并且PMOS晶体管的主体端子耦合第二电压源。 通过将第一电压源施加到每个选定的NMOS晶体管的主体端子并将第二电压源施加到每个选择的PMOS晶体管的主体端子来选择性地偏置电路中的晶体管。 在一个实施例中，第一电压源和第二电压源是可修改的，以向晶体管的主体端子提供正向和反向偏置。

公开(公告)号：US07462549B2

公开(公告)日：2008-12-09

申请号：US10755602

申请日：2004-01-12

申请人： Qi Xiang ,  James N. Pan ,  Jung-Suk Goo

发明人： Qi Xiang ,  James N. Pan ,  Jung-Suk Goo

IPC分类号： H01L21/76

CPC分类号： H01L29/66742 ,  H01L21/76283 ,  H01L29/458 ,  H01L29/7842 ,  H01L29/78687 ,  Y10S438/933

摘要： A method of manufacturing an integrated circuit (IC) utilizes a shallow trench isolation (STI) technique. The shallow trench isolation technique is used in strained silicon (SMOS) process. The strained material is formed after the trench is formed. The process can be utilized on a compound semiconductor layer above a box layer.

摘要翻译： 集成电路（IC）的制造方法利用浅沟槽隔离（STI）技术。 浅沟槽隔离技术用于应变硅（SMOS）工艺。 在形成沟槽之后形成应变材料。 该方法可以用在盒层上方的化合物半导体层上。

公开(公告)号：US20080237803A1

公开(公告)日：2008-10-02

申请号：US11691332

申请日：2007-03-26

申请人： Witold P. Maszara ,  Qi Xiang

发明人： Witold P. Maszara ,  Qi Xiang

IPC分类号： H01L29/06

CPC分类号： H01L21/0337

摘要： A method for forming a semiconductor device is provided including processing a wafer having a spacer layer and a structure layer, the spacer layer is over the structure layer. The method continues including forming a first sidewall spacer from the spacer layer, forming a structure strip from the structure layer below the first sidewall spacer, forming a masking structure over and intersecting the structure strip, and forming a vertical post from the structure strip below the masking structure.

摘要翻译： 提供一种用于形成半导体器件的方法，包括处理具有间隔层和结构层的晶片，间隔层在结构层之上。 该方法继续，包括从间隔层形成第一侧壁间隔物，从第一侧壁间隔物下方的结构层形成结构带，在结构带上方形成掩模结构，并与结构带相交并形成从结构带下方的垂直柱 掩蔽结构。

公开(公告)号：US07217608B1

公开(公告)日：2007-05-15

申请号：US10620605

申请日：2003-07-17

申请人： Qi Xiang

发明人： Qi Xiang

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L27/092

摘要： Conventional CMOS devices suffer from imbalance because the mobility of holes in the PMOS transistor is less than the mobility of electrons in the NMOS transistor. The use of strained silicon in the channels of CMOS devices further exacerbates the difference in electron and hole mobility, as strained silicon provides a greater increase in electron mobility than hole mobility. However, hole mobility is increased in the SiGe layer underlying the strained silicon layer. Therefore, a more evenly-balanced, high-speed CMOS device is formed by including strained silicon in the NMOS transistor and not in the PMOS transistor of a CMOS device.

摘要翻译： 由于PMOS晶体管中的空穴的迁移率小于NMOS晶体管中的电子的迁移率，所以传统的CMOS器件遭受不平衡。 由于应变硅提供比空穴迁移率更大的电子迁移率增加，在CMOS器件的通道中使用应变硅进一步加剧了电子和空穴迁移率的差异。 然而，在应变硅层下面的SiGe层中的空穴迁移率增加。 因此，通过在NMOS晶体管中包括应变硅而不是在CMOS器件的PMOS晶体管中形成更平衡的高速CMOS器件。

公开(公告)号：US07211489B1

公开(公告)日：2007-05-01

申请号：US10934378

申请日：2004-09-07

申请人： Qi Xiang ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Bin Yu

发明人： Qi Xiang ,  Robert B. Ogle ,  Eric N. Paton ,  Cyrus E. Tabery ,  Bin Yu

IPC分类号： H01L21/336

CPC分类号： H01L21/268 ,  H01L21/26506 ,  H01L21/26586 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659

摘要： The present invention enables the production of improved high-reliability, high-density semiconductor devices. The present invention provides the high-density semiconductor devices by decreasing the size of semiconductor device structures, such as gate channel lengths. Short-channel effects are prevented by the use of highly localized halo implant regions formed in the device channel. Highly localized halo implant regions are formed by a tilt pre-amorphization implant and a laser thermal anneal of the halo implant region.

摘要翻译： 本发明能够制造改进的高可靠性，高密度的半导体器件。 本发明通过减小诸如栅极沟道长度的半导体器件结构的尺寸来提供高密度半导体器件。 通过使用在器件通道中形成的高度局部化的注入区来防止短沟道效应。 通过倾斜预非晶化植入和晕圈植入区域的激光热退火形成高度局部化的注入区域。

公开(公告)号：US07170084B1

公开(公告)日：2007-01-30

申请号：US10872707

申请日：2004-06-21

申请人： Qi Xiang ,  Jung-Suk Goo ,  Haihong Wang

发明人： Qi Xiang ,  Jung-Suk Goo ,  Haihong Wang

IPC分类号： H01L29/06 ,  H01L31/0328 ,  H01L31/0336 ,  H01L31/072 ,  H01L31/109

CPC分类号： H01L29/66477 ,  H01L21/26586 ,  H01L29/1045 ,  H01L29/1054 ,  H01L29/665

摘要： An n-type MOSFET (NMOS) is implemented on a substrate having an epitaxial layer of strained silicon formed on a layer of silicon germanium. The MOSFET includes first halo regions formed in the strained silicon layer that extent toward the channel region beyond the ends of shallow source and drain extensions. Second halo regions formed in the underlying silicon germanium layer extend toward the channel region beyond the ends of the shallow source and drain extensions and extend deeper into the silicon germanium layer than the shallow source and drain extensions. The p-type dopant of the first and second halo regions slows the high rate of diffusion of the n-type dopant of the shallow source and drain extensions through the silicon germanium toward the channel region. By counteracting the increased diffusion rate of the n-type dopant in this manner, the shallow source and drain extension profiles are maintained and the risk of degradation by short channel effects is reduced.

摘要翻译： 在具有形成在硅锗层上的应变硅的外延层的衬底上实施n型MOSFET（NMOS）。 MOSFET包括形成在应变硅层中的第一晕圈，其范围朝向超过浅源极和漏极延伸端的沟道区域。 形成在下面的硅锗层中的第二晕圈延伸到超过浅源极和漏极延伸端的沟道区，并且比浅源极和漏极延伸部更深地延伸到硅锗层中。 第一和第二晕圈区域的p型掺杂剂减缓了浅源极和漏极延伸部分的n型掺杂剂通过硅锗朝向沟道区的高扩散速率。 通过以这种方式抵消增加的n型掺杂剂的扩散速率，维持浅的源极和漏极延伸分布，并且降低由短沟道效应引起的退化的风险。