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    RISC microprocessor architecture implementing multiple typed register sets
    3.
    发明授权
    RISC microprocessor architecture implementing multiple typed register sets 失效
    RISC微处理器架构实现多种类型的寄存器集

    公开(公告)号：US06249856B1

    公开(公告)日：2001-06-19

    申请号：US09480136

    申请日：2000-01-10

    申请人： Sanjiy Garg ,  Derek J. Lentz ,  Le Trong Nguyen ,  Sho Long Chen

    发明人： Sanjiy Garg ,  Derek J. Lentz ,  Le Trong Nguyen ,  Sho Long Chen

    IPC分类号： G06F1500

    CPC分类号： G06F9/30029 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/30116 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3013 ,  G06F9/30138 ,  G06F9/30167 ,  G06F9/30189 ,  G06F9/3851

    摘要： A register system for a data processor which operates in a plurality of modes. The register system provides multiple, identical banks of register sets, the data processor controlling access such that instructions and processes need not specify any given bank. An integer register set includes first (RA[23:0]) and second (RA[31:24]) subsets, and a shadow subset (RT[31:24]). While the data processor is in a first mode, instructions access the first and second subsets. While the data processor is in a second mode, instructions may access the first subset, but any attempts to access the second subset are re-routed to the shadow subset instead, transparently to the instructions, allowing system routines to seemingly use the second subset without having to save and restore data which user routines have written to the second subset. A re-typable register set provides integer width data and floating point width data in response to integer instructions and floating point instructions, respectively. Boolean comparison instructions specify particular integer or floating point registers for source data to be compared, and specify a particular Boolean register for the result, so there are no dedicated, fixed-location status flags. Boolean combinational instructions combine specified Boolean registers, for performing complex Boolean comparisons without intervening conditional branch instructions, to minimize pipeline disruption.

    摘要翻译： 一种用于以多种模式操作的数据处理器的寄存器系统。 寄存器系统提供多个相同的寄存器组，数据处理器控制访问，使得指令和过程不需要指定任何给定的存储体。 整数寄存器集包括第一（RA [23：0]）和第二（RA [31:24]）子集和影子子集（RT [31:24]）。 当数据处理器处于第一模式时，指令访问第一和第二子集。 当数据处理器处于第二模式时，指令可以访问第一子集，但是任何访问第二子集的尝试都被重新路由到阴影子集，而不是透明地指向该指令，从而允许系统例程看起来使用第二子集，而没有 必须保存和恢复哪个用户例程已写入第二个子集的数据。 重分类寄存器组分别提供整数宽度数据和浮点宽度数据，以响应整数指令和浮点指令。 布尔比较指令为要比较的源数​​据指定特定的整数或浮点寄存器，并为结果指定一个特定的布尔寄存器，因此没有专用的固定位置状态标志。 布尔组合指令组合指定的布尔寄存器，用于执行复杂的布尔比较而无需干预条件分支指令，以最大限度地减少管道中断。

    System for transferring data using value in hardware FIFO'S unused data start pointer to update virtual FIFO'S start address pointer for fast context switching
    7.
    发明授权
    System for transferring data using value in hardware FIFO'S unused data start pointer to update virtual FIFO'S start address pointer for fast context switching 失效
    用于使用硬件FIFO中的值传送数据的系统FIFO未使用的数据起始指针，用于更新虚拟FIFO的起始地址指针，用于快速上下文切换

    公开(公告)号：US5649230A

    公开(公告)日：1997-07-15

    申请号：US487993

    申请日：1995-06-07

    申请人： Derek J. Lentz

    发明人： Derek J. Lentz

    IPC分类号： G06F5/06 ,  G06F13/12 ,  G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28 ,  G06F13/126 ,  G06F5/06 ,  G06F5/065

    摘要： A system and method for queuing, control and transfer of data between a host processor and a peripheral processor using an architecture and a data flow strategy of one or more virtual FIFO data structures stored in main memory and a hardware FIFO under control of the host and peripheral processors. One virtual FIFO at a time drives the data FIFO with data. In turn, the data FIFO drives a peripheral device with this data. The host software running on the digital processor controls the loading of data for each process (context) into its associated virtual FIFO. The host processor controls the operation of the peripheral processor and the virtual FIFOs. The peripheral processor controls the flow of data from the data FIFO to the peripheral device, and under control of the host software, the flow of data from the driving virtual FIFO to the data FIFO. Start and end address pointers for each virtual FIFO stored in associated memory block indicate the memory location in the virtual FIFO where data is stored. The peripheral processor also keeps a start address pointer of the memory location of the last unused data then read out of the data FIFO to the peripheral device. These address pointers allow the hardware FIFO to be flushed when a context switch occurs, which can take place before all of the data in the driving virtual FIFO is supplied to the data FIFO, and supplied by the data FIFO to the peripheral device.

    摘要翻译： 一种用于使用存储在主存储器中的一个或多个虚拟FIFO数据结构的架构和数据流策略在主处理器和外围处理器之间排队，控制和传送数据的系统和方法，以及主机和 外围处理器。 一个虚拟FIFO一次用数据驱动数据FIFO。 反过来，数据FIFO驱动具有该数据的外围设备。 在数字处理器上运行的主机软件控制将每个进程（上下文）的数据加载到其关联的虚拟FIFO中。 主处理器控制外围处理器和虚拟FIFO的操作。 外围处理器控制从数据FIFO到外围设备的数据流，并且在主机软件的控制下，从驱动虚拟FIFO到数据FIFO的数据流。 存储在相关存储器块中的每个虚拟FIFO的开始和结束地址指针指示存储数据的虚拟FIFO中的存储器位置。 外围处理器还保留最后未使用数据的存储器位置的起始地址指针，然后从数据FIFO读出到外围设备。 这些地址指针允许在上下文切换发生时刷新硬件FIFO，这可以在驱动虚拟FIFO中的所有数据被提供给数据FIFO之前发生，并且由数据FIFO提供给外围设备。

    Graphics control planes for windowing and other display operations
    10.
    发明授权
    Graphics control planes for windowing and other display operations 失效
    用于窗口和其他显示操作的图形控制平面

    公开(公告)号：US5515494A

    公开(公告)日：1996-05-07

    申请号：US366423

    申请日：1994-12-29

    申请人： Derek J. Lentz

    发明人： Derek J. Lentz

    IPC分类号： G06F3/048 ,  G06F3/14 ,  G09G5/14 ,  G09G5/393 ,  G06F3/00

    CPC分类号： G09G5/14

    摘要： The present invention is a system and method for controlling pixel display and update in a computer graphics system for displaying multiple windows. The apparatus comprises a frame buffer for storing a pixel data to be displayed. The frame buffer comprises a write-enable plane configured to indicate whether a pixel is within a visible portion of an active window. The apparatus comprises memory for storing a window data structure that includes data regarding window priorities, window boundaries and window intersections for managing the write-enable plane efficiently. A graphics server determines whether a pixel is to be written to the frame buffer, wherein the determination is made based on the write-enable phase and window clip boundaries. Additional planes are optionally provided to allow selection of a front and back frame buffer and to select between video modes. Additionally, a write once plane can be provided to indicate whether a pixel is to be written only once per object.

    摘要翻译： 本发明是用于控制用于显示多个窗口的计算机图形系统中的像素显示和更新的系统和方法。 该装置包括用于存储要显示的像素数据的帧缓冲器。 帧缓冲器包括写使能平面，其被配置为指示像素是否在活动窗口的可见部分内。 该装置包括用于存储窗口数据结构的存储器，该窗口数据结构包括关于窗口优先级的数据，窗口边界和用于有效管理写入使能平面的窗口交点。 图形服务器确定是否将像素写入帧缓冲器，其中基于写使能阶段和窗口剪辑边界进行确定。 可选地提供附加平面以允许选择前后帧缓冲器并且在视频模式之间进行选择。 此外，可以提供一次写入平面以指示每个对象是仅要写入一个像素。