公开(公告)号：US20070090408A1

公开(公告)日：2007-04-26

申请号：US11240487

申请日：2005-09-29

申请人： Amlan Majumdar ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Matthew Metz ,  Marko Radosavljevic ,  Been-Yih Jin ,  Robert Chau

发明人： Amlan Majumdar ,  Suman Datta ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Matthew Metz ,  Marko Radosavljevic ,  Been-Yih Jin ,  Robert Chau

IPC分类号： H01L29/76

CPC分类号： H01L29/66795 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/7854

摘要： A field-effect transistor for a narrow-body, multiple-gate transistor such as a FinFET, tri-gate or Ω-FET is described. The corners of the channel region disposed beneath the gate are rounded n, for instance, oxidation steps, to reduce the comer effect associated with conduction initiating in the corners of the channel region.

摘要翻译： 描述了用于诸如FinFET，三栅极或者Omega-FET的窄体多栅极晶体管的场效应晶体管。 设置在栅极下方的通道区域的角部是圆形的，例如氧化步骤，以减少与沟道区域的拐角中的传导起始相关的拐角效应。

公开(公告)号：US20060286755A1

公开(公告)日：2006-12-21

申请号：US11154138

申请日：2005-06-15

申请人： Justin Brask ,  Robert Chau ,  Suman Datta ,  Mark Doczy ,  Brian Doyle ,  Jack Kavalieros ,  Amlan Majumdar ,  Matthew Metz ,  Marko Radosavljevic

发明人： Justin Brask ,  Robert Chau ,  Suman Datta ,  Mark Doczy ,  Brian Doyle ,  Jack Kavalieros ,  Amlan Majumdar ,  Matthew Metz ,  Marko Radosavljevic

IPC分类号： H01L31/119 ,  H01L31/113 ,  H01L31/062 ,  H01L29/94 ,  H01L29/76 ,  H01L21/336

CPC分类号： H01L29/7848 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/161 ,  H01L29/165 ,  H01L29/24 ,  H01L29/267 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66818 ,  H01L29/7834 ,  H01L29/7838 ,  H01L29/785 ,  H04B1/3827 ,  Y10S438/926

摘要： A method of fabricating a MOS transistor having a thinned channel region is described. The channel region is etched following removal of a dummy gate. The source and drain regions have relatively low resistance with the process.

摘要翻译： 描述了制造具有减薄沟道区的MOS晶体管的方法。 在去除虚拟栅极之后蚀刻沟道区。 源极和漏极区域具有相对较低的电阻。

公开(公告)号：US20070152266A1

公开(公告)日：2007-07-05

申请号：US11322795

申请日：2005-12-29

申请人： Brian Doyle ,  Justin Brask ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Marko Radosavljevic ,  Robert Chau

发明人： Brian Doyle ,  Justin Brask ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Marko Radosavljevic ,  Robert Chau

IPC分类号： H01L29/76

CPC分类号： H01L29/785 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/7848

摘要： The fabrication of a tri-gate transistor formed with a replacement gate process is described. A nitride dummy gate, in one embodiment, is used allowing the growth of epitaxial source and drain regions immediately adjacent to the dummy gate. This reduces the external resistance.

摘要翻译： 描述了用替换栅极工艺形成的三栅极晶体管的制造。 在一个实施例中，使用氮化物虚拟栅极，允许生长与伪栅极紧邻的外延源极和漏极区域。 这减少了外部电阻。

公开(公告)号：US20070001173A1

公开(公告)日：2007-01-04

申请号：US11158661

申请日：2005-06-21

申请人： Justin Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert Chau ,  Brian Doyle

发明人： Justin Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert Chau ,  Brian Doyle

IPC分类号： H01L29/10

CPC分类号： H01L29/7853 ,  H01L21/30608 ,  H01L21/30617 ,  H01L21/3085 ,  H01L21/84 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/51 ,  H01L29/66795 ,  H01L29/78681 ,  H01L29/78684

摘要： A method of patterning a semiconductor film is described. According to an embodiment of the present invention, a hard mask material is formed on a silicon film having a global crystal orientation wherein the semiconductor film has a first crystal plane and second crystal plane, wherein the first crystal plane is denser than the second crystal plane and wherein the hard mask is formed on the second crystal plane. Next, the hard mask and semiconductor film are patterned into a hard mask covered semiconductor structure. The hard mask covered semiconductor structured is then exposed to a wet etch process which has sufficient chemical strength to etch the second crystal plane but insufficient chemical strength to etch the first crystal plane.

摘要翻译： 对半导体膜的图案化方法进行说明。 根据本发明的实施例，在具有全局晶体取向的硅膜上形成硬掩模材料，其中半导体膜具有第一晶面和第二晶面，其中第一晶面比第二晶面更致密 并且其中所述硬掩模形成在所述第二晶体平面上。 接下来，将硬掩模和半导体膜图案化成硬掩模覆盖的半导体结构。 然后将覆盖有硬掩模的半导体半导体暴露于具有足够化学强度以蚀刻第二晶面但湿度不足以蚀刻第一晶体面的湿蚀刻工艺。

公开(公告)号：US20070128820A1

公开(公告)日：2007-06-07

申请号：US11294730

申请日：2005-12-05

申请人： Amlan Majumdar ,  Suman Datta ,  Justin Brask ,  Robert Chau ,  Jack Kavalieros

发明人： Amlan Majumdar ,  Suman Datta ,  Justin Brask ,  Robert Chau ,  Jack Kavalieros

IPC分类号： H01L21/331

CPC分类号： H01L21/2652 ,  H01L29/1083 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/6659

摘要： A method including introducing an implant of a dopant species into an active region of a device substrate, the dopant species comprising a conductivity type such that a conductivity of the implant is the same as a conductivity of a well of the active region wherein the introduction is aligned to junction regions of a device structure. An apparatus and system comprising an active device region of a substrate, the active device region comprising a well of a first conductivity, junction regions of a different second conductivity formed in the active region and separated by a channel and an implant of a dopant species in the well, the dopant species comprising a conductivity type such that a conductivity of the implant is the same as the first conductivity of the well and the implant is aligned to the junction regions.

摘要翻译： 一种方法，包括将掺杂剂物质的注入引入到器件衬底的有源区中，所述掺杂物种类包括导电类型，使得所述注入的导电性与所述有源区的阱的导电性相同，其中所述引入是 对准到器件结构的结区域。 一种包括衬底的有源器件区域的器件和系统，所述有源器件区域包括阱的第一导电性，形成在有源区中并由沟道形成的不同第二导电的结区域和掺杂物种类的注入 阱，包括导电类型的掺杂物种类，使得植入物的导电性与阱的第一导电性相同，并且注入物与连接区域对准。

公开(公告)号：US20060180859A1

公开(公告)日：2006-08-17

申请号：US11059184

申请日：2005-02-16

申请人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian Doyle ,  Justin Brask ,  Robert Chau

发明人： Marko Radosavljevic ,  Amlan Majumdar ,  Suman Datta ,  Jack Kavalieros ,  Brian Doyle ,  Justin Brask ,  Robert Chau

IPC分类号： H01L27/12 ,  H01L21/84

CPC分类号： H01L51/0541 ,  B82Y10/00 ,  H01L51/0048 ,  H01L51/0525

摘要： A top metal gate carbon nanotube transistor may be provided which has acceptable electrical characteristics. The transistor may be formed over a structure including a semiconductor substrate made of an epitaxial layer and covered with an insulating layer. The carbon nanotubes may be deposited thereover, source and drains defined, and a metal gate electrode applied over a high dielectric constant gate dielectric. The processing may be such that the carbon nanotubes are protected from high temperature processing and excessively oxidizing atmospheres.

摘要翻译： 可以提供具有可接受的电特性的顶部金属栅极碳纳米管晶体管。 晶体管可以形成在包括由外延层制成并被绝缘层覆盖的半导体衬底的结构上。 可以在其上沉积碳纳米管，限定源极和漏极，以及施加在高介电常数栅极电介质上的金属栅电极。 处理可以使得碳纳米管被保护免受高温处理和过度氧化的气氛。

公开(公告)号：US20060157747A1

公开(公告)日：2006-07-20

申请号：US11037512

申请日：2005-01-18

申请人： Amlan Majumdar ,  Justin Brask ,  Marko Radosavljevic ,  Suman Datta ,  Brian Doyle ,  Mark Doczy ,  Jack Kavalieros ,  Matthew Metz ,  Robert Chau ,  Uday Shah ,  James Blackwell

发明人： Amlan Majumdar ,  Justin Brask ,  Marko Radosavljevic ,  Suman Datta ,  Brian Doyle ,  Mark Doczy ,  Jack Kavalieros ,  Matthew Metz ,  Robert Chau ,  Uday Shah ,  James Blackwell

IPC分类号： H01L29/76

CPC分类号： B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/1606 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0541 ,  H01L51/0545 ,  Y10S977/701 ,  Y10S977/938

摘要： A nanotube transistor, such as a carbon nanotube transistor, may be formed with a top gate electrode and a spaced source and drain. Conduction along the transistor from source to drain is controlled by the gate electrode. Underlying the gate electrode are at least two nanotubes. In some embodiments, the substrate may act as a back gate.

摘要翻译： 诸如碳纳米管晶体管的纳米管晶体管可以形成有顶栅电极和间隔开的源极和漏极。 沿晶体管从源极到漏极的导通由栅电极控制。 栅电极底部至少有两个纳米管。 在一些实施例中，衬底可用作背栅。

公开(公告)号：US20060063318A1

公开(公告)日：2006-03-23

申请号：US10938778

申请日：2004-09-10

申请人： Suman Datta ,  Jack Kavalieros ,  Mark Doczy ,  Matthew Metz ,  Marko Radosavljevic ,  Amlan Majumdar ,  Justin Brask ,  Robert Chau

发明人： Suman Datta ,  Jack Kavalieros ,  Mark Doczy ,  Matthew Metz ,  Marko Radosavljevic ,  Amlan Majumdar ,  Justin Brask ,  Robert Chau

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： H01L51/102 ,  B82Y10/00 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0545 ,  H01L51/105

摘要： Ambipolar conduction can be reduced in carbon nanotube transistors by forming a gate electrode of a metal. Metal sidewall spacers having different workfunctions than the gate electrode may be formed to bracket the metal gate electrode.

摘要翻译： 通过形成金属的栅电极，可以在碳纳米管晶体管中减少双极传导。 可以形成具有与栅电极不同的功函数的金属侧壁间隔物以支撑金属栅电极。

公开(公告)号：US20070141790A1

公开(公告)日：2007-06-21

申请号：US11638333

申请日：2006-12-12

申请人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

发明人： Suman Datta ,  Marko Radosavljevic ,  Brian Doyle ,  Jack Kavalieros ,  Justin Brask ,  Amlan Majumdar ,  Robert Chau

IPC分类号： H01L21/336

CPC分类号： H01L51/0508 ,  B82Y10/00 ,  H01L51/0048 ,  H01L51/0052 ,  Y10S977/762

摘要： A structure to form an energy well within a Carbon nanotube is described. The structure includes a doped semiconductor region and an undoped semiconductor region. The Carbon nanotube is between the doped semiconductor region and the undoped semiconductor region. The structure also includes a delta doped semiconductor region. The undoped semiconductor region is between the Carbon nanotube and the delta doped region. The delta doped semiconductor region is doped opposite that of the doped semiconductor region.

摘要翻译： 描述了在碳纳米管内形成能量阱的结构。 该结构包括掺杂半导体区域和未掺杂的半导体区域。 碳纳米管位于掺杂半导体区域和未掺杂的半导体区域之间。 该结构还包括δ掺杂半导体区域。 未掺杂的半导体区域在碳纳米管和δ掺杂区之间。 该掺杂掺杂的δ掺杂半导体区域与掺杂半导体区域的掺杂相反。

公开(公告)号：US20070001219A1

公开(公告)日：2007-01-04

申请号：US11173866

申请日：2005-06-30

申请人： Marko Radosavljevic ,  Amlan Majumdar ,  Brian Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Justin Brask ,  Uday Shah ,  Suman Datta ,  Robert Chau

发明人： Marko Radosavljevic ,  Amlan Majumdar ,  Brian Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Justin Brask ,  Uday Shah ,  Suman Datta ,  Robert Chau

IPC分类号： H01L29/76

CPC分类号： H01L29/785 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/78681 ,  H01L29/78684 ,  H01L2029/7858

摘要： A contact architecture for nanoscale channel devices having contact structures coupling to and extending between source or drain regions of a device having a plurality of parallel semiconductor bodies. The contact structures being able to contact parallel semiconductor bodies having sub-lithographic pitch.

摘要翻译： 一种用于纳米尺度通道器件的接触结构，其具有耦合到具有多个平行半导体器件的器件的源极或漏极区域之间并具有接触结构的接触结构。 接触结构能够接触具有亚光刻间距的平行半导体本体。