公开(公告)号：US06366519B1

公开(公告)日：2002-04-02

申请号：US08624389

申请日：1996-04-05

申请人： Chun-Hsiung Hung ,  Tien-Ler Lin ,  Kota Soejima ,  Satoshi Matsubara

发明人： Chun-Hsiung Hung ,  Tien-Ler Lin ,  Kota Soejima ,  Satoshi Matsubara

IPC分类号： G11C1300

CPC分类号： G11C16/30 ,  G11C5/145 ,  G11C5/147

摘要： A charge pump circuit which generates an output voltage at a selected level, but variations in the current supplied to the charge pump are limited, and variations in the output current generated by the charge pump are limited. The charge pump circuit is coupled to a power supply which has a supply voltage which varies over a specified range. It includes a first charge pump that generates a reference voltage higher than the supply voltage in response to the supply voltage. A circuit, coupled to the first charge pump and responsive to the reference voltage generates a regulated supply voltage. A second charge pump generates a controlled output voltage in response to the regulated supply voltage. The regulated supply voltage is used by pump clock drivers and as a pump reference supply for the second charge pump.

摘要翻译： 产生选定电平的输出电压但供给电荷泵的电流的变化的电荷泵电路受到限制，电荷泵产生的输出电流的变化受到限制。 电荷泵电路耦合到具有在指定范围内变化的电源电压的电源。 它包括第一电荷泵，其产生响应于电源电压而高于电源电压的参考电压。 耦合到第一电荷泵并响应于参考电压的电路产生稳定的电源电压。 第二电荷泵响应于稳定的电源电压产生受控的输出电压。 调节电源电压由泵浦时钟驱动器和第二个电荷泵的泵参考电源使用。

公开(公告)号：US5748535A

公开(公告)日：1998-05-05

申请号：US612968

申请日：1996-03-04

申请人： Tien-Ler Lin ,  Kota Soejima ,  Jun Takahashi ,  Chun-Hsiung Hung ,  Kong-Mou Liou ,  Ray-Lin Wan

发明人： Tien-Ler Lin ,  Kota Soejima ,  Jun Takahashi ,  Chun-Hsiung Hung ,  Kong-Mou Liou ,  Ray-Lin Wan

IPC分类号： G11C16/04 ,  G11C16/32 ,  G11C16/34 ,  G11C7/00

CPC分类号： G11C16/3436 ,  G11C16/0491 ,  G11C16/32 ,  G11C16/3445 ,  G11C16/3459

摘要： Flash EEPROM cell and array designs, and methods for programming the same result in efficient and accurate programming of a flash EEPROM chip. The flash EEPROM chip comprises a memory array including at least M rows and N columns of flash EEPROM cells. M word lines are each coupled to the flash EEPROM cells in one of the M rows of flash EEPROM cells. A plurality of bit lines are each coupled to the flash EEPROM cells in one of the N columns of flash EEPROM cells. A page buffer coupled to the plurality of bit lines supplies input data to N columns of flash EEPROM cells. Write control circuitry supplies programming voltages for programming input data to the flash EEPROM cells in response to the input data stored in the data input buffer. Verify circuitry automatically verifies programming of the page by resetting bits in the page buffer for each cell which passes.

摘要翻译： PCT No.PCT / US95 / 00077 Sec。 371日期：1996年3月4日 102（e）1996年3月4日PCT PCT 1995年1月5日PCT公布。 公开号WO96 / 21227 日期1996年7月11日闪存EEPROM单元和阵列设计以及用于编程相同结果的快速EEPROM芯片的高效准确编程的方法。 快闪EEPROM芯片包括至少包括M行和N列快闪EEPROM单元的存储器阵列。 M个字线各自耦合到M行的快闪EEPROM单元之一中的快闪EEPROM单元。 多个位线各自耦合到快速EEPROM单元的N列之一中的快闪EEPROM单元。 耦合到多个位线的页缓冲器将快速EEPROM单元的输入数据提供给N列。 响应于存储在数据输入缓冲器中的输入数据，写控制电路提供用于将输入数据编程到闪存EEPROM单元的编程电压。 验证电路通过复位通过的每个单元的页面缓冲区中的位来自动验证页面的编程。

公开(公告)号：US5691945A

公开(公告)日：1997-11-25

申请号：US605100

申请日：1996-03-01

申请人： Kong-Mou Liou ,  Tom Dang-Hsing Yiu ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Chun-Hsiung Hung ,  Ting-Chung Hu ,  Tien-Ler Lin

发明人： Kong-Mou Liou ,  Tom Dang-Hsing Yiu ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Chun-Hsiung Hung ,  Ting-Chung Hu ,  Tien-Ler Lin

IPC分类号： G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C29/00 ,  G11C7/00

CPC分类号： G11C29/76 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12

摘要： A flexible technique for improving yield of manufacturing of high density of memory devices, such as flash EEPROM, involves reconfiguring an integrated circuit memory array having a plurality of sectors selected by an address decoder in response to an N bit field in an address. If defective sectors are detected in the array, it is partitioned to disable defective sectors by configuring a sector decoder to prevent access to the defective sectors while maintaining sequential addressing remaining sectors in the array. The step of partitioning includes configuring the sector decoder to replace a defective sector in one half of the array by another sector in the other half of the array having N-m of the N address bits in common with the defective sector when m is between 1 and N-1.

摘要翻译： PCT No.PCT / US95 / 06990第 371日期1996年3月1日 102（e）1996年3月1日PCT 1995年5月31日PCT PCT。 公开号WO96 / 38845 日期1996年12月5日用于提高高密度存储器件（例如闪存EEPROM）的制造成品率的灵活技术涉及重新配置具有由地址解码器选择的多个扇区的集成电路存储器阵列，以响应于N位字段 一个地址 如果在阵列中检测到有缺陷的扇区，则通过配置扇区解码器以防止对阵列中的剩余扇区的顺序寻址，同时对阵列解码器进行划分以禁用缺陷扇区。 分割步骤包括配置扇区解码器以在阵列的另一半中的另外一个扇区替换阵列的一半中的缺陷扇区，其中，当m在1和N之间时，具有与缺陷扇区相同的N个地址位的Nm -1。

公开(公告)号：US09159434B2

公开(公告)日：2015-10-13

申请号：US13458485

申请日：2012-04-27

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C16/06 ,  G11C11/34 ,  G11C16/26 ,  G11C7/06 ,  G11C16/24 ,  G11C7/12

CPC分类号： G11C16/26 ,  G11C7/06 ,  G11C7/065 ,  G11C7/12 ,  G11C16/24

摘要： A bit line bias circuit of a memory architecture includes a varying voltage drop. In some embodiments, the voltage drop can depend on the threshold voltage of the memory cell selected to be read, or on the sense current flowing through the memory cell selected to be read.

摘要翻译： 存储器架构的位线偏置电路包括变化的电压降。 在一些实施例中，电压降可以取决于选择要读取的存储器单元的阈值电压，或取决于流经选择读取的存储器单元的检测电流。

公开(公告)号：US08879332B2

公开(公告)日：2014-11-04

申请号：US13370833

申请日：2012-02-10

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C16/06

CPC分类号： G11C16/28 ,  G11C16/06

摘要： The configurations of a flash memory having a read tracking clock and method thereof are provided. The proposed flash memory includes a first and a second storage capacitors, a first current source providing a first current flowing through the first storage capacitor, a second current source providing a second current flowing through the second storage capacitor, and a comparator electrically connected to the first and the second current sources, and sending out a signal indicating a developing time being accomplished when the second current is larger than the first current.

摘要翻译： 提供具有读追踪时钟及其方法的闪速存储器的配置。 所提出的闪速存储器包括第一和第二存储电容器，提供流过第一存储电容器的第一电流的第一电流源，提供流过第二存储电容器的第二电流的第二电流源，以及电连接到 第一和第二电流源，并且当第二电流大于第一电流时发出指示正在完成的显影时间的信号。

公开(公告)号：US08736358B2

公开(公告)日：2014-05-27

申请号：US12840943

申请日：2010-07-21

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G05F1/10 ,  G05F3/02

CPC分类号： G05F1/561

摘要： A current source providing an output current with a fixed current range includes a bias circuit, a resistor, a current mirror, and a controller. The bias circuit provides a first voltage weighted with a first tunable coefficient and a second voltage weighted with a second tunable coefficient. The resistor has a tunable resistance for determining a bias current according to a voltage difference between the first and the second voltages and the tunable resistance. The current mirror generates the output current according to the bias current. The controller adjusts the tunable resistance and one of the first and the second tunable coefficients to achieve a voltage-current coefficient with different values, while the bias current and the output current are kept within a fixed current range.

摘要翻译： 提供具有固定电流范围的输出电流的电流源包括偏置电路，电阻器，电流镜和控制器。 偏置电路提供用第一可调系数和第二可调系数加权的第二电压加权的第一电压。 电阻器具有根据第一和第二电压之间的电压差以及可调谐电阻来确定偏置电流的可调电阻。 电流镜根据偏置电流产生输出电流。 控制器调节可调谐电阻和第一和第二可调谐系数之一，以实现具有不同值的电压 - 电流系数，而偏置电流和输出电流保持在固定电流范围内。

公开(公告)号：US08717813B2

公开(公告)日：2014-05-06

申请号：US13308266

申请日：2011-11-30

申请人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

发明人： Nai-Ping Kuo ,  Su-Chueh Lo ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Chia-Feng Cheng ,  Ken-Hui Chen ,  Yu-Chen Wang

IPC分类号： G11C11/34

CPC分类号： G11C16/3409 ,  G11C11/5635 ,  G11C16/0483 ,  G11C16/14

摘要： Techniques are described herein for detecting and recovering over-erased memory cells in a flash memory device. In one embodiment, a flash memory device includes a memory array including a plurality of blocks of memory cells. The device also includes a command interface to receive a command from a source external to the memory device. The device also includes a controller including logic to perform a leakage-suppression process in response to the command. The leakage-suppression process includes performing a soft program operation to increase a threshold voltage of one or more over-erased memory cells in a given block of memory cells and establish an erased state.

摘要翻译： 本文描述了用于检测和恢复闪存设备中的过擦除存储器单元的技术。 在一个实施例中，闪存器件包括包括多个存储单元块的存储器阵列。 该设备还包括用于从存储设备外部的源接收命令的命令接口。 该装置还包括控制器，其包括响应于该命令执行泄漏抑制处理的逻辑。 泄漏抑制处理包括执行软程序操作以增加给定的存储单元块中的一个或多个过擦除存储器单元的阈值电压并建立擦除状态。

公开(公告)号：US08643404B1

公开(公告)日：2014-02-04

申请号：US13556579

申请日：2012-07-24

申请人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen

发明人： Yu-Meng Chaung ,  Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen

IPC分类号： H03K3/00

CPC分类号： H03K17/145 ,  H03K19/00384 ,  H03K2005/00026

摘要： An integrated circuit includes an output buffer and a control circuit. The output buffer has a signal input, a signal output, and a set of control inputs. The output buffer has an output buffer delay, and a driving strength adjustable in response to control signals applied to the set of control inputs. The control circuit is connected to the set of control inputs of the output buffer. The control circuit uses first and second timing signals to generate the control signals, and includes a reference delay circuit that generates the first timing signal with a reference delay, and a delay emulation circuit that generates the second timing signal with an emulation delay that correlates with the output buffer delay.

摘要翻译： 集成电路包括输出缓冲器和控制电路。 输出缓冲器具有信号输入，信号输出和一组控制输入。 输出缓冲器具有输出缓冲器延迟，并且响应于施加到该组控制输入的控制信号而可调整驱动强度。 控制电路连接到输出缓冲器的一组控制输入。 控制电路使用第一和第二定时信号来产生控制信号，并且包括产生具有参考延迟的第一定时信号的参考延迟电路，以及延迟仿真电路，其产生与第二定时信号相关的仿真延迟 输出缓冲区延迟。

公开(公告)号：US20130294155A1

公开(公告)日：2013-11-07

申请号：US13750858

申请日：2013-01-25

申请人： Tzung-Shen Chen ,  Shuo-Nan Hong ,  Yi-Ching Liu ,  Chun-Hsiung Hung

发明人： Tzung-Shen Chen ,  Shuo-Nan Hong ,  Yi-Ching Liu ,  Chun-Hsiung Hung

IPC分类号： G11C16/12 ,  G11C16/26

CPC分类号： G11C16/26 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/3422 ,  G11C16/3427 ,  G11C16/3431

摘要： An integrated circuit device comprises a semiconductor substrate, a first memory block on the substrate comprising NAND memory cells, a second memory block on the substrate comprising NAND memory cells, and controller circuitry. The first and second memory blocks are configurable to store data for a first pattern of data usage in response to a first operation algorithm to read, program and erase data, and for a second pattern of data usage in response to a second operation algorithm to read, program and erase data, respectively. The controller circuitry is coupled to the first and second memory blocks, and is configured to execute the first and second operation algorithms, wherein a word line pass voltage for read operations applied in the first operation algorithm is at a lower voltage level than a second word line pass voltage for read operations applied in the second operation algorithm.

公开(公告)号：US20130242665A1

公开(公告)日：2013-09-19

申请号：US13536555

申请日：2012-06-28

申请人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

发明人： Chun-Hsiung Hung ,  Kuen-Long Chang ,  Ken-Hui Chen ,  Nai-Ping Kuo ,  Chin-Hung Chang ,  Chang-Ting Chen

IPC分类号： G11C16/16

CPC分类号： G11C16/16 ,  G11C16/0483 ,  G11C16/14 ,  G11C29/34 ,  G11C2029/2602

摘要： A nonvolatile memory array has a multiple erase procedures of different durations. A block of memory cells of the array can be erased by one of the different erase procedures.

摘要翻译： 非易失性存储器阵列具有不同持续时间的多个擦除过程。 可以通过不同的擦除过程之一来擦除阵列的存储器单元的块。