公开(公告)号：US5691945A

公开(公告)日：1997-11-25

申请号：US605100

申请日：1996-03-01

申请人： Kong-Mou Liou ,  Tom Dang-Hsing Yiu ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Chun-Hsiung Hung ,  Ting-Chung Hu ,  Tien-Ler Lin

发明人： Kong-Mou Liou ,  Tom Dang-Hsing Yiu ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Chun-Hsiung Hung ,  Ting-Chung Hu ,  Tien-Ler Lin

IPC分类号： G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C29/00 ,  G11C7/00

CPC分类号： G11C29/76 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12

摘要： A flexible technique for improving yield of manufacturing of high density of memory devices, such as flash EEPROM, involves reconfiguring an integrated circuit memory array having a plurality of sectors selected by an address decoder in response to an N bit field in an address. If defective sectors are detected in the array, it is partitioned to disable defective sectors by configuring a sector decoder to prevent access to the defective sectors while maintaining sequential addressing remaining sectors in the array. The step of partitioning includes configuring the sector decoder to replace a defective sector in one half of the array by another sector in the other half of the array having N-m of the N address bits in common with the defective sector when m is between 1 and N-1.

摘要翻译： PCT No.PCT / US95 / 06990第 371日期1996年3月1日 102（e）1996年3月1日PCT 1995年5月31日PCT PCT。 公开号WO96 / 38845 日期1996年12月5日用于提高高密度存储器件（例如闪存EEPROM）的制造成品率的灵活技术涉及重新配置具有由地址解码器选择的多个扇区的集成电路存储器阵列，以响应于N位字段 一个地址 如果在阵列中检测到有缺陷的扇区，则通过配置扇区解码器以防止对阵列中的剩余扇区的顺序寻址，同时对阵列解码器进行划分以禁用缺陷扇区。 分割步骤包括配置扇区解码器以在阵列的另一半中的另外一个扇区替换阵列的一半中的缺陷扇区，其中，当m在1和N之间时，具有与缺陷扇区相同的N个地址位的Nm -1。

公开(公告)号：US5748535A

公开(公告)日：1998-05-05

申请号：US612968

申请日：1996-03-04

申请人： Tien-Ler Lin ,  Kota Soejima ,  Jun Takahashi ,  Chun-Hsiung Hung ,  Kong-Mou Liou ,  Ray-Lin Wan

发明人： Tien-Ler Lin ,  Kota Soejima ,  Jun Takahashi ,  Chun-Hsiung Hung ,  Kong-Mou Liou ,  Ray-Lin Wan

IPC分类号： G11C16/04 ,  G11C16/32 ,  G11C16/34 ,  G11C7/00

CPC分类号： G11C16/3436 ,  G11C16/0491 ,  G11C16/32 ,  G11C16/3445 ,  G11C16/3459

摘要： Flash EEPROM cell and array designs, and methods for programming the same result in efficient and accurate programming of a flash EEPROM chip. The flash EEPROM chip comprises a memory array including at least M rows and N columns of flash EEPROM cells. M word lines are each coupled to the flash EEPROM cells in one of the M rows of flash EEPROM cells. A plurality of bit lines are each coupled to the flash EEPROM cells in one of the N columns of flash EEPROM cells. A page buffer coupled to the plurality of bit lines supplies input data to N columns of flash EEPROM cells. Write control circuitry supplies programming voltages for programming input data to the flash EEPROM cells in response to the input data stored in the data input buffer. Verify circuitry automatically verifies programming of the page by resetting bits in the page buffer for each cell which passes.

摘要翻译： PCT No.PCT / US95 / 00077 Sec。 371日期：1996年3月4日 102（e）1996年3月4日PCT PCT 1995年1月5日PCT公布。 公开号WO96 / 21227 日期1996年7月11日闪存EEPROM单元和阵列设计以及用于编程相同结果的快速EEPROM芯片的高效准确编程的方法。 快闪EEPROM芯片包括至少包括M行和N列快闪EEPROM单元的存储器阵列。 M个字线各自耦合到M行的快闪EEPROM单元之一中的快闪EEPROM单元。 多个位线各自耦合到快速EEPROM单元的N列之一中的快闪EEPROM单元。 耦合到多个位线的页缓冲器将快速EEPROM单元的输入数据提供给N列。 响应于存储在数据输入缓冲器中的输入数据，写控制电路提供用于将输入数据编程到闪存EEPROM单元的编程电压。 验证电路通过复位通过的每个单元的页面缓冲区中的位来自动验证页面的编程。

公开(公告)号：US5668758A

公开(公告)日：1997-09-16

申请号：US612923

申请日：1996-03-05

申请人： Tom Dang-Hsing Yiu ,  Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Teruhiko Kamei

发明人： Tom Dang-Hsing Yiu ,  Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng ,  Teruhiko Kamei

IPC分类号： G11C11/413 ,  G11C5/14 ,  G11C8/08 ,  G11C16/02 ,  G11C16/06 ,  G11C16/08 ,  G11C16/12 ,  G11C7/00

CPC分类号： G11C16/08 ,  G11C16/12 ,  G11C5/143 ,  G11C8/08

摘要： Wordline driver circuitry drives a plurality of wordlines in a flash EEPROM memory array in a first mode which selects between a positive voltage and ground, and a second mode which selects between a negative voltage and ground. A first supply voltage selector supplies positive voltage during the first mode, and a second mode reference voltage, such as ground, in the second mode. A second supply voltage selector supplies the first mode reference voltage such as ground in the first mode, and the negative voltage during a second mode. An inverting driver has an input which receives a wordline select signal, and an output coupled to the wordline, a first supply voltage input connected to the first supply voltage selector, and second supply voltage input connected to the second supply voltage selector. The inverting driver couples the first supply voltage input to the wordline when the wordline select signal is in a low state, and couples the second supply voltage input to the wordline when the wordline select signal is in a high state. A second inverter is connected in feedback across the inverting driver to hold the input of the inverting driver at the value of the wordline select signal during the negative voltage decode. The wordline select signals come from an address decoder. An isolation circuit is provided between the address decoder and the input to the inverting driver to isolate the decoder from the negative voltages which appear on the output of the second inverter during the negative voltage decoding state.

摘要翻译： PCT No.PCT / US95 / 01031 Sec。 371日期：1996年3月5日 102（e）1996年3月5日PCT 1995年1月26日PCT PCT。 公开号WO96 / 23307 日期1996年8月1日沃尔金斯司机电路以第一模式驱动闪存EEPROM存储器阵列中的多个字线，该第一模式在正电压和地之间进行选择，第二模式在负电压和地之间进行选择。 第一电源电压选择器在第一模式下提供正电压，在第二模式中提供第二模式参考电压，例如接地。 第二电源电压选择器在第一模式下提供诸如接地的第一模式参考电压，在第二模式期间提供负电压。 反相驱动器具有接收字线选择信号的输入和耦合到字线的输出，连接到第一电源电压选择器的第一电源电压输入和连接到第二电源电压选择器的第二电源电压输入。 当字线选择信号处于低状态时，反相驱动器将第一电源电压输入耦合到字线，并且当字线选择信号处于高状态时，将第二电源电压输入耦合到字线。 第二反相器通过反相驱动器反馈连接，以在负电压解码期间将反相驱动器的输入保持在字线选择信号的值。 字线选择信号来自地址解码器。 在地址解码器和反相驱动器的输入端之间设置隔离电路，以将解码器与在负电压解码状态期间出现在第二反相器的输出端上的负电压隔离。

公开(公告)号：US6100557A

公开(公告)日：2000-08-08

申请号：US849561

申请日：1997-05-12

申请人： Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng

发明人： Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng

IPC分类号： H01L27/02 ,  H02M3/07 ,  H01L29/72

CPC分类号： H01L27/0222 ,  H02M3/073

摘要： An improved charge pump design is disclosed. This charge pump comprises at least one pumping transistor having a triple well arrangement. This triple pump transistor has a source and a drain region of a first conductive type formed on a first well having an opposite conductive type. A second well having the first conductive type is formed outside of the first well. The source region, first well and second well are set to substantially the same potential. One aspect of this configuration is that the first well forms a semiconductor diode with the drain region. Another aspect of this arrangement is that the body effect of the transistor is reduced. The reduction in body effect reduces the threshold voltage of the transistor. It is found that the above mentioned diode and threshold voltage reduction, singly and in combination, allow the charge pump to operate more efficiently.

摘要翻译： PCT No.PCT / US96 / 16317 Sec。 371日期：1997年5月12日 102（e）日期1997年5月12日PCT提交1996年10月10日PCT公布。 公开号WO98 / 16010 PCT 日期：1998年4月16日公开了改进的电荷泵设计。 该电荷泵包括具有三阱布置的至少一个泵浦晶体管。 该三重泵晶体管具有形成在具有相反导电类型的第一阱上的第一导电类型的源区和漏区。 具有第一导电类型的第二阱形成在第一阱的外部。 源区，第一阱和第二阱被设定为基本上相同的电位。 该结构的一个方面是第一阱与漏极区形成半导体二极管。 这种布置的另一方面是晶体管的体效减小。 身体效应的降低降低了晶体管的阈值电压。 发现上述二极管和阈值电压降低，单独并且组合地允许电荷泵更有效地操作。

公开(公告)号：US5754469A

公开(公告)日：1998-05-19

申请号：US718335

申请日：1996-10-01

申请人： Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng

发明人： Chun-Hsiung Hung ,  Ray-Lin Wan ,  Yao-Wu Cheng

IPC分类号： G11C11/56 ,  G11C16/34 ,  G11C11/34

CPC分类号： G11C11/5642 ,  G11C11/5621 ,  G11C16/34 ,  G11C2211/5642

摘要： An array (10) of multi-level floating gate memory cells includes wordlines (18) connected to memory cells along a row in the array, and bit lines (12) connected to memory cells along a column in the array. A wordline voltage source (27) is included which supplies selectively wordline voltages corresponding to respective threshold voltages of the memory cells in the array. A plurality of bit latches form a page buffer (11). Bit latches are coupled to corresponding bit lines, and have a first state and a second state. The bit latches include circuits (213-216) to change the bit latches from the first state to the second state in response to signals on the corresponding bit lines that are generated in response to a wordline voltage on a selected wordline being greater than or equal to the threshold voltage of a memory cell on the corresponding bit line connected to the selected wordline. Logic (21) controls the wordline voltage source and the bit latches to apply in a sequence the wordline voltages, and to sense the state of the bit latches after applying each wordline voltage in the sequence to determine the threshold voltages of the memory cells.

摘要翻译： PCT No.PCT / US96 / 10374 Sec。 371日期：1996年10月1日 102（e）1996年10月1日PCT PCT 1996年6月14日PCT公布。 公开号WO97 / 48098 日期1997年12月18日多级浮动存储单元的阵列（10）包括连接到阵列中的行的存储单元的字线（18），以及沿列阵列的存储单元连接的位线（12） 。 包括字线电压源（27），其选择性地提供对应于阵列中的存储器单元的各个阈值电压的字线电压。 多个位锁存器形成页缓冲器（11）。 位锁存器耦合到对应的位线，并且具有第一状态和第二状态。 比特锁存器包括响应于所选择的字线上的字线电压响应于相应位线上响应的信号而将位锁存器从第一状态改变到第二状态的电路（213-216）大于或等于 到连接到所选字线的相应位线上的存储器单元的阈值电压。 逻辑（21）控制字线电压源和位锁存器以序列施加字线电压，并且在施加序列中的每个字线电压以确定存储器单元的阈值电压之后感测位锁存器的状态。

公开(公告)号：US06366519B1

公开(公告)日：2002-04-02

申请号：US08624389

申请日：1996-04-05

申请人： Chun-Hsiung Hung ,  Tien-Ler Lin ,  Kota Soejima ,  Satoshi Matsubara

发明人： Chun-Hsiung Hung ,  Tien-Ler Lin ,  Kota Soejima ,  Satoshi Matsubara

IPC分类号： G11C1300

CPC分类号： G11C16/30 ,  G11C5/145 ,  G11C5/147

摘要： A charge pump circuit which generates an output voltage at a selected level, but variations in the current supplied to the charge pump are limited, and variations in the output current generated by the charge pump are limited. The charge pump circuit is coupled to a power supply which has a supply voltage which varies over a specified range. It includes a first charge pump that generates a reference voltage higher than the supply voltage in response to the supply voltage. A circuit, coupled to the first charge pump and responsive to the reference voltage generates a regulated supply voltage. A second charge pump generates a controlled output voltage in response to the regulated supply voltage. The regulated supply voltage is used by pump clock drivers and as a pump reference supply for the second charge pump.

摘要翻译： 产生选定电平的输出电压但供给电荷泵的电流的变化的电荷泵电路受到限制，电荷泵产生的输出电流的变化受到限制。 电荷泵电路耦合到具有在指定范围内变化的电源电压的电源。 它包括第一电荷泵，其产生响应于电源电压而高于电源电压的参考电压。 耦合到第一电荷泵并响应于参考电压的电路产生稳定的电源电压。 第二电荷泵响应于稳定的电源电压产生受控的输出电压。 调节电源电压由泵浦时钟驱动器和第二个电荷泵的泵参考电源使用。

公开(公告)号：US06573780B2

公开(公告)日：2003-06-03

申请号：US09355654

申请日：1999-08-02

申请人： Yu Shen Lin ,  Chun-Hsiung Hung ,  Ray-Lin Wan

发明人： Yu Shen Lin ,  Chun-Hsiung Hung ,  Ray-Lin Wan

IPC分类号： G05F110

CPC分类号： H02M3/073 ,  H02M2003/075

摘要： A four-phase charge pump circuit suitable for use on integrated circuits, such as flash memory devices, includes circuitry that drives charge pump nodes in two components separated by a time delay. The two components can be triggered by edges from the clocks that control the timing of the charge pump. Driving the charge pump nodes in two components separated by a delay decreases the peak current of the charge pump and improves noise characteristics of a voltage supply or ground line connected to the charge pump.

摘要翻译： 适用于集成电路（例如闪存器件）的四相电荷泵电路包括驱动由时间延迟分开的两个部件中的电荷泵节点的电路。 这两个组件可以由控制电荷泵定时的时钟边沿触发。 驱动由延迟分开的两个部件中的电荷泵节点会降低电荷泵的峰值电流，并改善连接到电荷泵的电源或接地线的噪声特性。

公开(公告)号：US5875152A

公开(公告)日：1999-02-23

申请号：US751513

申请日：1996-11-15

申请人： Yin-Shang Liu ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang ,  Ray-Lin Wan

发明人： Yin-Shang Liu ,  Kuen-Long Chang ,  Chun-Hsiung Hung ,  Weitong Chuang ,  Ray-Lin Wan

IPC分类号： G11C11/41 ,  G11C7/22 ,  G11C8/18 ,  H03K5/1534 ,  G11C8/00 ,  H03K5/22

CPC分类号： H03K5/1534 ,  G11C7/22 ,  G11C8/18

摘要： The present invention provides a new (ATD) address transition detection circuit for use on an address bus having any number of address lines. An ATD circuit is disclosed which comprises a first and second circuit and an interval timer. The first circuit has a first and second input and an output. The first circuit receives, at the first input, a change signal corresponding to transitions in one or more addresses of an address bus. In response, the output of the first circuit transitions from an initial first state to a second state. The first circuit is also responsive to a reset command at the second input to return the output to the first state. The interval timer has an output coupled to the second input of the first circuit and an input. The interval timer responsive to an initialize command at the input initiates a timed interval and after the timed interval generates the reset command at the output. The second circuit has an output coupled to the input of the interval timer and an input. The second circuit responsive to the change signal at the input generates an initialize command at the output. The circuit provides a second state at the output of the first circuit, for all including the last received in a series of change signals. This assures that all address transitions have been detected before a memory access is allowed.

摘要翻译： 本发明提供一种新的（ATD）地址转换检测电路，用于具有任意数量的地址线的地址总线。 公开了一种包括第一和第二电路和间隔定时器的ATD电路。 第一电路具有第一和第二输入和输出。 第一电路在第一输入端接收对应于地址总线的一个或多个地址中的转变的改变信号。 作为响应，第一电路的输出从初始第一状态转变到第二状态。 第一电路还响应于第二输入端的复位命令将输出返回到第一状态。 间隔定时器具有耦合到第一电路的第二输入和输入的输出。 响应于输入的初始化命令的间隔定时器启动定时间隔，并且在定时间隔之后在输出端产生复位命令。 第二电路具有耦合到间隔定时器和输入的输入的输出。 响应于输入端的变化信号的第二电路在输出端产生初始化命令。 该电路在第一电路的输出处提供第二状态，包括在一系列变化信号中最后接收的信号。 这确保在允许存储器访问之前已经检测到所有地址转换。

公开(公告)号：US06219290B1

公开(公告)日：2001-04-17

申请号：US09172274

申请日：1998-10-14

申请人： Kuen-Long Chang ,  Chun-Hsiung Hung ,  Ken-Hui Chen ,  I-Long Lee ,  Yin-Shang Liu ,  Ray-Lin Wan

发明人： Kuen-Long Chang ,  Chun-Hsiung Hung ,  Ken-Hui Chen ,  I-Long Lee ,  Yin-Shang Liu ,  Ray-Lin Wan

IPC分类号： G11C702

CPC分类号： G11C7/062 ,  G11C7/067 ,  G11C7/12 ,  G11C16/28

摘要： A sensing circuit for sensing the logic state of a memory cell which minimizes read times is described which includes a first circuit branch corresponding to an array circuit path and a second circuit branch corresponding to a reference cell circuit path. In operation during the pre-decode interval, additional load and current generation circuitry are enabled in the first circuit path so that the voltage as seen by the sensing input of a sensing circuit comparator is driven to be essentially equivalent to that of the reference signal as established by the reference cell circuit path on the reference input of the sensing circuit comparator. Once the address has been decoded, the additional load circuitry is disabled so as to allow the sensing input of the comparator to transition to a voltage representative of the logic state stored in the memory cell.

摘要翻译： 描述了用于感测最小化读取时间的存储单元的逻辑状态的感测电路，其包括对应于阵列电路路径的第一电路支路和对应于参考单元电路路径的第二电路支路。 在预解码间隔期间的操作中，在第一电路路径中启用额外的负载和电流产生电路，使得感测电路比较器的感测输入所看到的电压被驱动为基本上等于参考信号的电压，如 由参考单元电路路径建立在感测电路比较器的参考输入端上。 一旦解码了地址，则禁用附加负载电路，以便允许比较器的感测输入转换到代表存储在存储单元中的逻辑状态的电压。

公开(公告)号：US5818764A

公开(公告)日：1998-10-06

申请号：US796821

申请日：1997-02-06

申请人： Tom D. Yiu ,  I-Long Lee ,  Kuen-Long Chang ,  Han-Sung Chen ,  Tzeng-Huei Shiau ,  Chun-Hsiung Hung ,  Ray-Lin Wan

发明人： Tom D. Yiu ,  I-Long Lee ,  Kuen-Long Chang ,  Han-Sung Chen ,  Tzeng-Huei Shiau ,  Chun-Hsiung Hung ,  Ray-Lin Wan

IPC分类号： G11C8/08 ,  G11C16/08 ,  G11C16/16 ,  G11C16/00

CPC分类号： G11C8/08 ,  G11C16/08 ,  G11C16/16

摘要： A circuit is provided for supplying a negative erasing voltage onto the wordlines of selected blocks in an array of floating gate memory cells. The circuit includes a voltage circuit, which has a plurality of local outputs, each of which connects to wordlines of an associated block of floating gate memory cells. A block selector circuit is coupled to the local outputs of the voltage circuit and selectively switches each of the local outputs to apply either an erasing voltage or a non-erasing voltage onto the wordlines of the associated block of floating gate memory cells. Negative wordline stress is thus reduced for wordlines of unselected blocks which receive a less negative, non-erasing voltage during block erase operations.

摘要翻译： 提供电路，用于向浮动栅极存储单元阵列中的选定块的字线提供负的擦除电压。 该电路包括具有多个本地输出的电压电路，每个本地输出连接到浮动栅极存储器单元的相关块的字线。 块选择器电路耦合到电压电路的本地输出，并且选择性地切换每个本地输出以将擦除电压或非擦除电压施加到浮动栅极存储器单元的相关联块的字线上。 因此，对于在块擦除操作期间接收到较小负的非擦除电压的未选择块的字线，负字线应力减小。