公开(公告)号：US20100090264A1

公开(公告)日：2010-04-15

申请号：US12249060

申请日：2008-10-10

申请人： Hans-Peter Moll ,  Gouri Sankar Kar ,  Martin Popp ,  Lars Heineck ,  Peter Lahnor ,  Arnd Scholz ,  Stefan Jakschik ,  Wolfgang Roesner ,  Gerhard Enders ,  Werner Graf ,  Peter Baars ,  Klaus Muemmler ,  Bernd Hintze ,  Andrei Josiek

发明人： Hans-Peter Moll ,  Gouri Sankar Kar ,  Martin Popp ,  Lars Heineck ,  Peter Lahnor ,  Arnd Scholz ,  Stefan Jakschik ,  Wolfgang Roesner ,  Gerhard Enders ,  Werner Graf ,  Peter Baars ,  Klaus Muemmler ,  Bernd Hintze ,  Andrei Josiek

IPC分类号： H01L27/108 ,  H01L21/02

CPC分类号： H01L27/10891 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10885

摘要： One embodiment relates to an integrated circuit formed on a semiconductor body having interconnect between source/drain regions of a first and second transistor. The interconnect includes a metal body arranged underneath the surface of the semiconductor body. A contact element establishes electrical contact between the metal body and the source/drain regions of the first and second transistor. The contact element extends along a connecting path between the source/drain regions of the first and second transistors. Other methods, devices, and systems are also disclosed.

摘要翻译： 一个实施例涉及形成在半导体主体上的集成电路，其具有在第一和第二晶体管的源/漏区之间的互连。 互连件包括布置在半导体本体表面下方的金属体。 接触元件建立金属体与第一和第二晶体管的源/漏区之间的电接触。 接触元件沿着第一和第二晶体管的源极/漏极区域之间的连接路径延伸。 还公开了其它方法，装置和系统。

公开(公告)号：US08138538B2

公开(公告)日：2012-03-20

申请号：US12249060

申请日：2008-10-10

申请人： Hans-Peter Moll ,  Gouri Sankar Kar ,  Martin Popp ,  Lars Heineck ,  Peter Lahnor ,  Arnd Scholz ,  Stefan Jakschik ,  Wolfgang Roesner ,  Gerhard Enders ,  Werner Graf ,  Peter Baars ,  Klaus Muemmler ,  Bernd Hintze ,  Andrei Josiek

发明人： Hans-Peter Moll ,  Gouri Sankar Kar ,  Martin Popp ,  Lars Heineck ,  Peter Lahnor ,  Arnd Scholz ,  Stefan Jakschik ,  Wolfgang Roesner ,  Gerhard Enders ,  Werner Graf ,  Peter Baars ,  Klaus Muemmler ,  Bernd Hintze ,  Andrei Josiek

IPC分类号： H01L27/108

CPC分类号： H01L27/10891 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10885

摘要： One embodiment relates to an integrated circuit formed on a semiconductor body having interconnect between source/drain regions of a first and second transistor. The interconnect includes a metal body arranged underneath the surface of the semiconductor body. A contact element establishes electrical contact between the metal body and the source/drain regions of the first and second transistor. The contact element extends along a connecting path between the source/drain regions of the first and second transistors. Other methods, devices, and systems are also disclosed.

摘要翻译： 一个实施例涉及形成在半导体主体上的集成电路，其具有在第一和第二晶体管的源/漏区之间的互连。 互连件包括布置在半导体本体表面下方的金属体。 接触元件建立金属体与第一和第二晶体管的源/漏区之间的电接触。 接触元件沿着第一和第二晶体管的源极/漏极区域之间的连接路径延伸。 还公开了其它方法，装置和系统。

公开(公告)号：US20080217672A1

公开(公告)日：2008-09-11

申请号：US11684033

申请日：2007-03-09

申请人： Martin Popp ,  Ulrike Gruening-von Schwerin ,  Till Schloesser ,  Peter Lahnor ,  Rolf Weis ,  Odo Wunnicke

发明人： Martin Popp ,  Ulrike Gruening-von Schwerin ,  Till Schloesser ,  Peter Lahnor ,  Rolf Weis ,  Odo Wunnicke

IPC分类号： H01G4/40 ,  H01L21/62 ,  H01L27/01

CPC分类号： H01L27/10817 ,  H01G4/38 ,  H01G4/40 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10888 ,  H01L28/91

摘要： An integrated circuit having a memory arrangement including capacitor elements and further capacitor elements is disclosed. One embodiment provides a substrate layer with contact pads and further contact pads; the capacitor elements being disposed in a first level on the substrate layer and connected with the contact pads; the further capacitor elements being disposed in a second level above the first level; contact elements being disposed between the capacitor elements and connected with the further contact pads; the further capacitor elements being disposed above the contact elements and being connected with the contact elements.

摘要翻译： 公开了具有包括电容器元件和其它电容器元件的存储器布置的集成电路。 一个实施例提供具有接触垫和另外的接触垫的衬底层; 所述电容器元件设置在所述基底层上的第一层中并与所述接触垫相连接; 所述另外的电容器元件设置在高于所述第一电平的第二电平; 接触元件设置在电容器元件之间并与另外的接触垫连接; 另外的电容器元件设置在接触元件上方并与接触元件连接。

公开(公告)号：US06932674B2

公开(公告)日：2005-08-23

申请号：US10248950

申请日：2003-03-05

申请人： Peter Lahnor ,  Olaf Kuehn ,  Andreas Roemer ,  Alexander Simpson

发明人： Peter Lahnor ,  Olaf Kuehn ,  Andreas Roemer ,  Alexander Simpson

IPC分类号： B24B49/00

CPC分类号： B24B37/013 ,  B24B49/00

摘要： A method of determining the endpoint of a planarizing process is disclosed. An endpoint detection signal is selectively sampled from at least one predetermined location within a planarizing region defined on a planarizing web. Planarization is stopped when the endpoint criterion based on the endpoint detection signal is detected.

摘要翻译： 公开了一种确定平坦化工艺终点的方法。 从平坦化网上限定的平坦化区域内的至少一个预定位置选择性地采样端点检测信号。 当检测到基于端点检测信号的端点标准时，停止平面化。

公开(公告)号：US06821894B2

公开(公告)日：2004-11-23

申请号：US09933304

申请日：2001-08-20

申请人： Peter Lahnor ,  Stephan Wege

发明人： Peter Lahnor ,  Stephan Wege

IPC分类号： H01L21302

CPC分类号： H01L21/7684 ,  H01L21/3212

摘要： The optimization of a CMP process provides the use of an auxiliary layer (4) between a dielectric (1) in the vicinity of patterned portions and a layer of a liner (2). If the liner (2) is perforated in the CMP process, then the undercutting of the liner (2) by the chemical removal of the auxiliary layer (4) simplifies the process overall. Advantages are significantly lower defect densities due to CMP scratches, fewer short circuits, fewer alignment errors.

摘要翻译： CMP工艺的优化提供了在图案化部分附近的电介质（1）和衬垫（2）的层之间使用辅助层（4）。 如果衬垫（2）在CMP工艺中穿孔，则通过辅助层（4）的化学去除，衬垫（2）的底切简化了整个过程。 由于CMP划痕，更短的短路，更少的对准误差，优点显着降低了缺陷密度。

公开(公告)号：US20090142916A1

公开(公告)日：2009-06-04

申请号：US11947578

申请日：2007-11-29

申请人： Heike Prenz ,  Peter Thieme ,  Peter Lahnor

发明人： Heike Prenz ,  Peter Thieme ,  Peter Lahnor

IPC分类号： H01L21/44 ,  H01B13/00 ,  B23H3/02 ,  H01L21/302 ,  H01L21/306 ,  C25B9/00

CPC分类号： H01L21/02021 ,  B24B9/065 ,  B24B49/00 ,  H01L21/02024 ,  H01L22/20

摘要： On aspect is a method to manufacture an integrated circuit including a reshaping process of the wafer edge region and an apparatus to perform the reshaping process.

摘要翻译： 一方面，制造包括晶片边缘区域的重新成形工艺的集成电路的方法以及执行重新成形工艺的装置。

公开(公告)号：US06893968B2

公开(公告)日：2005-05-17

申请号：US10268148

申请日：2002-10-10

申请人： Peter Lahnor ,  Alexander Simpson

发明人： Peter Lahnor ,  Alexander Simpson

IPC分类号： H01L21/3105 ,  H01L21/762 ,  H01L21/311

CPC分类号： H01L21/31053 ,  H01L21/76224

摘要： A process for planarizing a process layer having structures and has been applied to a working surface of a semiconductor device, includes abrading the process layer down to the working surface using a polishing device. The working surface is planarized, and a defect density in the working surface is minimized and the polishing process is topology-independent.

摘要翻译： 用于平坦化具有结构并已被应用于半导体器件的工作表面的工艺层的工艺包括使用抛光装置将工艺层研磨到工作表面。 工作面平坦化，工作面的缺陷密度最小化，抛光过程与拓扑无关。

公开(公告)号：US06827635B2

公开(公告)日：2004-12-07

申请号：US10248949

申请日：2003-03-05

申请人： Peter Lahnor ,  Olaf Kuehn ,  Andreas Roemer ,  Alexander Simpson

发明人： Peter Lahnor ,  Olaf Kuehn ,  Andreas Roemer ,  Alexander Simpson

IPC分类号： B24B100

CPC分类号： B24B37/26 ,  B24B37/245

摘要： A method and apparatus of planarizing substrates is disclosed. A planarizing web medium is prepared for planarizing substrates to reduce defect generation. The planarizing web has a planarizing region and preparing region defined thereon, wherein at least one portion of the preparing region is outside the planarizing region. The web medium is advanced to move one portion of the web out of the planarizing region and another portion into the planarizing region.

摘要翻译： 公开了平面化基板的方法和装置。 制备平面化网状介质以平坦化基底以减少缺陷产生。 平坦化纤维网具有平坦化区域和限定在其上的制备区域，其中制备区域的至少一部分在平坦化区域的外部。 网状介质被推进以将幅材的一部分移出平坦化区域，另一部分移动到平坦化区域中。

公开(公告)号：US6153492A

公开(公告)日：2000-11-28

申请号：US492656

申请日：2000-01-27

申请人： Stephan Wege ,  Peter Lahnor

发明人： Stephan Wege ,  Peter Lahnor

IPC分类号： H01L23/544 ,  H01L21/76

CPC分类号： H01L23/544 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002

摘要： The invention describes a method for improving the readability of alignment marks on semiconductor wafers during multilayer metallization. Metal located in the alignment marks is etched back for the purpose of uncovering the edges of the alignment marks after the deposition of metal and subsequent CMP step. In the alternative, the oxide in the immediate vicinity of the alignment marks is etched back in a recess etching step until the metal in the alignment mark is partly uncovered.

摘要翻译： 本发明描述了一种用于在多层金属化期间提高半导体晶片上的对准标记的可读性的方法。 位于对准标记中的金属被回蚀刻，用于在金属沉积和随后的CMP步骤之后露出对准标记的边缘。 在替代方案中，在凹陷蚀刻步骤中蚀刻紧邻对准标记的氧化物，直到对准标记中的金属部分未被覆盖。

公开(公告)号：US20100054022A1

公开(公告)日：2010-03-04

申请号：US12201223

申请日：2008-08-29

申请人： Michael Beck ,  Martin Kerber ,  Peter Lahnor ,  Roland Thewes

发明人： Michael Beck ,  Martin Kerber ,  Peter Lahnor ,  Roland Thewes

IPC分类号： G11C11/24 ,  G11C7/00

CPC分类号： G11C7/1006 ,  G11C11/406 ,  G11C11/40615 ,  G11C2211/4068

摘要： In one embodiment, an integrated circuit includes a memory array having a plurality of capacitors for storing data of an initial state in the memory array in an initial state. The integrated circuit also includes circuitry for occasionally inverting the data stored by the plurality of capacitors and tracking whether the current state of the data stored by the plurality of capacitors corresponds to the initial state. The circuitry inverts the data read out of the memory array during a read operation when the current state of the data does not correspond to the initial state.

摘要翻译： 在一个实施例中，集成电路包括具有多个电容器的存储器阵列，用于在初始状态下存储存储器阵列中初始状态的数据。 集成电路还包括用于偶尔反转由多个电容器存储的数据的电路，并且跟踪由多个电容器存储的数据的当前状态是否对应于初始状态。 当数据的当前状态不对应于初始状态时，电路在读取操作期间将从存储器阵列读出的数据反相。