公开(公告)号：US20050151265A1

公开(公告)日：2005-07-14

申请号：US10758148

申请日：2004-01-14

申请人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun ,  Darlene Hamilton

发明人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun ,  Darlene Hamilton

IPC分类号： G06F17/50 ,  H01L23/485 ,  H01L27/02 ,  H01L23/48 ,  H01L21/44

CPC分类号： H01L27/0203 ,  H01L24/05 ,  H01L24/06 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/00014

摘要： More efficient use of silicon area is achieved by incorporating an active device beneath a pad area of a semiconductor structure. The pad area includes a substrate having a first metal layer above it. A second metal layer is below the first metal layer. The active device resides in the substrate below the second metal layer. A layer of dielectric separates the first and second metal layers. A via within the dielectric layer electrically couples the first and second metal layers. A via connects to the active component. Subsequent metal layers can be arranged between the first and second metal layers.

摘要翻译： 通过在半导体结构的焊盘区域的下方并入有源器件来实现硅面积的更有效的使用。 焊盘区域包括在其上方具有第一金属层的基板。 第二金属层位于第一金属层的下方。 有源器件位于第二金属层下方的衬底中。 电介质层分离第一和第二金属层。 电介质层内的通孔电耦合第一和第二金属层。 A通道连接到活动组件。 随后的金属层可以布置在第一和第二金属层之间。

公开(公告)号：US07632749B1

公开(公告)日：2009-12-15

申请号：US10823970

申请日：2004-04-13

申请人： Hiroyuki Ogawa ,  Yider Wu ,  Nian Yang ,  Kuo-Tung Chang ,  Yu Sun

发明人： Hiroyuki Ogawa ,  Yider Wu ,  Nian Yang ,  Kuo-Tung Chang ,  Yu Sun

IPC分类号： H01L21/44

CPC分类号： H01L21/76816 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05096 ,  H01L2224/05554 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/14

摘要： A semiconductor device is disclosed and provided. The semiconductor device includes a pad metal layer having a perimeter area and a center area. Further, the semiconductor device has a lower metal layer having a plurality of apertures below the center area of the pad metal layer. Moreover, an interlayer dielectric is formed between the pad metal layer and the lower metal layer. In an embodiment, the semiconductor device also includes a plurality of vias formed in the interlayer dielectric. The vias electrically couple the pad metal layer and the lower metal layer. Additionally, the vias are located below the perimeter area of the pad metal layer.

摘要翻译： 公开并提供了半导体器件。 半导体器件包括具有周边区域和中心区域的焊盘金属层。 此外，半导体器件具有在焊盘金属层的中心区域下方具有多个孔的下部金属层。 此外，在焊盘金属层和下金属层之间形成层间电介质。 在一个实施例中，半导体器件还包括形成在层间电介质中的多个通孔。 通孔电连接焊盘金属层和下部金属层。 另外，通孔位于垫金属层的周边区域的下方。

公开(公告)号：US07019366B1

公开(公告)日：2006-03-28

申请号：US10758173

申请日：2004-01-14

申请人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

发明人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

IPC分类号： H01L23/62

CPC分类号： H01L27/0251

摘要： More efficient use of silicon area is achieved by incorporating an electrostatic discharge protective (ESDP) device beneath a pad area of a semiconductor structure. The pad area includes a substrate having a first metal layer above it. A second metal layer is above the first metal layer. The ESDP device resides in the substrate below the first metal layer. A layer of dielectric separates the first and second metal layers. A via within the dielectric layer electrically couples the first and second metal layers. A via connects to the ESDP component. Subsequent metal layers can be arranged between the first and second metal layers. The Ohmic value of the resistance component of the ESDP device can be set during fabrication by fixing a number of individual via components, arranged electrically in parallel, by fixing the cross sectional area of the via components, and/or by fixing the length of the via components.

摘要翻译： 通过在半导体结构的焊盘区域的下方并入静电放电保护（ESDP）器件来实现硅面积的更有效的使用。 焊盘区域包括在其上方具有第一金属层的基板。 第二金属层位于第一金属层之上。 ESDP设备位于第一金属层下方的基板中。 电介质层分离第一和第二金属层。 电介质层内的通孔电耦合第一和第二金属层。 A通道连接到ESDP组件。 随后的金属层可以布置在第一和第二金属层之间。 ESDP装置的电阻部件的欧姆值可以在制造期间通过固定多个单独的通孔部件，通过固定通孔部件的横截面面积和/或固定长度 通过组件。

公开(公告)号：US09041203B2

公开(公告)日：2015-05-26

申请号：US12249261

申请日：2008-10-10

申请人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

发明人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

IPC分类号： H01L23/38 ,  H01L23/522

CPC分类号： H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

摘要： A system and method for manufacturing a semiconductor device including multi-layer bitlines. The location of the bitlines in multiple layers provides for increased spacing and increased width thereby overcoming the limitations of the pitch dictated by the semiconductor fabrication process used. The bitlines locations in multiple layers thus allows the customization of the spacing and width according to the use of a semiconductor device.

摘要翻译： 一种用于制造包括多层位线的半导体器件的系统和方法。 位线在多层中的位置提供了增加的间隔和增加的宽度，从而克服了由所使用的半导体制造工艺所规定的间距的限制。 因此，根据半导体器件的使用，多层中的位线位置允许定制间隔和宽度。

公开(公告)号：US08560756B2

公开(公告)日：2013-10-15

申请号：US11873810

申请日：2007-10-17

申请人： Nian Yang ,  Jiang Li ,  Fan Wan Lai

发明人： Nian Yang ,  Jiang Li ,  Fan Wan Lai

IPC分类号： G06F12/00

CPC分类号： G06F12/0638 ,  G11C11/005 ,  G11C16/0408

摘要： A hybrid memory system is provided that combines the advantages of NAND flash memory devices with the advantages of NOR flashes memory devices. The system includes a NAND flash memory portion to provide mass storage and fast programming/erasure capabilities of conventional NAND flash memory devices. The system further comprises a NOR flash memory portion to provide code storage and fast random reading capabilities of conventional NOR flash memory devices. Accordingly, the hybrid memory system provides both mass storage and code storage along with fast programming/erasure speeds and fast random access speeds.

摘要翻译： 提供了混合存储器系统，其结合NAND闪存器件的优点与NOR闪存存储器件的优点。 该系统包括NAND闪速存储器部分，用于提供大容量存储和传统NAND闪速存储器件的快速编程/擦除能力。 该系统还包括NOR闪速存储器部分，以提供常规NOR闪存器件的代码存储和快速随机读取能力。 因此，混合存储器系统同时提供大容量存储和代码存储以及快速编程/擦除速度和快速随机存取速度。

公开(公告)号：US08462564B1

公开(公告)日：2013-06-11

申请号：US13090981

申请日：2011-04-20

申请人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Sachit Chandra ,  Aaron Lee

发明人： Yonggang Wu ,  Guowei Wang ,  Nian Yang ,  Sachit Chandra ,  Aaron Lee

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C8/12 ,  G11C16/12

CPC分类号： G11C16/12 ,  G11C5/145 ,  G11C8/08

摘要： A non-volatile memory device includes an array of non-volatile memory cells. When programming the memory cells, a voltage supply source is used that includes multiple independent charge pumps. The independent charge pumps supply the programming voltage to different ones of bit lines in the array of memory cells. Using multiple charge pumps tends to reduce output voltage fluctuations and thereby reduce power loss.

摘要翻译： 非易失性存储器件包括非易失性存储器单元阵列。 当对存储器单元进行编程时，使用包括多个独立电荷泵的电压源。 独立电荷泵将编程电压提供给存储器单元阵列中的不同位线。 使用多个电荷泵倾向于降低输出电压波动，从而降低功率损耗。

公开(公告)号：US08358543B1

公开(公告)日：2013-01-22

申请号：US11229529

申请日：2005-09-20

申请人： Guowei Wang ,  Sachit Chandra ,  Nian Yang

发明人： Guowei Wang ,  Sachit Chandra ,  Nian Yang

IPC分类号： G11C16/00 ,  G11C16/04 ,  G11C16/06

CPC分类号： G11C16/0483 ,  G11C16/06 ,  G11C16/12

摘要： Techniques for programming a non-volatile memory device, such as a Flash memory, include floating source lines of memory cells based on a data pattern that is being programmed to the memory device. The source lines to float are selected such that a distance between drain bit lines and source bit lines of different memory cells in a row is maximized. In this manner, leakage current between these drain bit lines and source bit lines can be decreased.

摘要翻译： 用于对诸如闪存之类的非易失性存储器件进行编程的技术包括基于正被编程到存储器件的数据模式的存储器单元的浮动源线。 选择浮置的源极线使得排列位线和行中的不同存储器单元的源位线之间的距离最大化。 以这种方式，可以减小这些漏极位线和源极线之间的漏电流。

公开(公告)号：US07948035B2

公开(公告)日：2011-05-24

申请号：US12034316

申请日：2008-02-20

申请人： Nian Yang ,  Joon-Heong Ong ,  Jiani Zhang

发明人： Nian Yang ,  Joon-Heong Ong ,  Jiani Zhang

IPC分类号： H01L23/62 ,  H01L29/792

CPC分类号： H01L27/11573 ,  H01L27/11565 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present invention relates to a flash memory array. The flash memory array includes at least two word lines of gate electrode material. At least one of the word lines is connected through a first metal level to a discharge circuit, while other word line(s) may connect to a discharge circuit through a first and second metal level. The memory array further includes a shorting path between the word lines of the memory array. The shorting path is a high resistance layer of undoped gate electrode material. The resistance value of the gate electrode material is such that the word lines can be used to read, write, or erase without effecting each other, but that during the formation of a first metal level, as charges will build up on a first word line which requires a second metal level to connect to its discharge junction circuit, it will short the first word line to an adjacent second word line that has a connection to its junction circuit on the first metal level.

摘要翻译： 本发明涉及闪存阵列。 闪存阵列包括栅电极材料的至少两个字线。 至少一个字线通过第一金属电平连接到放电电路，而其它字线可以通过第一和第二金属电平连接到放电电路。 存储器阵列还包括存储器阵列的字线之间的短路路径。 短路路径是未掺杂的栅电极材料的高电阻层。 栅极材料的电阻值使得字线可以用于读取，写入或擦除而不会彼此影响，但是在形成第一金属电平期间，由于电荷将在第一字线上积累 这要求第二金属电平连接到其放电结电路，它将使第一字线缩短到与其第一金属电平上的结电路连接的相邻第二字线。

公开(公告)号：US07749855B2

公开(公告)日：2010-07-06

申请号：US11838483

申请日：2007-08-14

申请人： Nian Yang ,  Yonggang Wu ,  David Aoyagi

发明人： Nian Yang ,  Yonggang Wu ,  David Aoyagi

IPC分类号： H01L21/8247

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11573 ,  H01L29/7923

摘要： A method of forming a capacitor for use as a charge pump with flash memory, comprising: (a) concurrently forming polysilicon gates on a semiconductor body in a core region and a polysilicon middle capacitor plate in a peripheral region, (b) forming a first dielectric layer over the polysilicon gates and the middle capacitor plate, (c) planarizing the first dielectric layer to expose a top portion of the polysilicon gates and a top portion of the middle capacitor plate, (d) forming a second dielectric layer over the top portion of the middle capacitor layer, (e) concurrently forming patterning a second polysilicon layer in the core region and a third capacitor plate in the periphery region and (f) connecting the third capacitor plate to the source/drain well.

摘要翻译： 一种形成用作具有闪速存储器的电荷泵的电容器的方法，包括：（a）在芯区域中的半导体本体和外围区域中的多晶硅中间电容器板同时形成多晶硅栅极，（b）形成第一 在多晶硅栅极和中间电容器板上的电介质层，（c）平坦化第一介电层以暴露多晶硅栅极的顶部和中间电容器板的顶部，（d）在顶部上形成第二电介质层 （e）同时形成芯区域中的第二多晶硅层图案和周边区域中的第三电容器板，以及（f）将第三电容器板连接到源极/漏极阱。

公开(公告)号：US07613042B2

公开(公告)日：2009-11-03

申请号：US11935049

申请日：2007-11-05

申请人： Jiani Zhang ,  Nian Yang ,  Aaron Lee

发明人： Jiani Zhang ,  Nian Yang ,  Aaron Lee

IPC分类号： G11C16/04

CPC分类号： G11C16/0475 ,  G11C11/5671 ,  G11C16/14 ,  H01L29/7881 ,  H01L29/7923

摘要： Methods and apparatus are disclosed for erasing memory cells in a virtual ground memory core, wherein a row decoder apparatus employs a protective voltage to wordlines of a sector of cells while concurrently providing an erase voltage to selected wordlines of the same physical sector. Decoder circuitry and methods are disclosed for selecting a memory cell sector to be erased and adjacent sectors to be protected, which may be used in single bit and dual bit memory devices, and which enable column decoder circuitry to reduce the number of sector select circuits.

摘要翻译： 公开了用于擦除虚拟地址存储器核心中的存储器单元的方法和装置，其中行解码器装置对单元扇区的字线采用保护电压，同时向同一物理扇区的选定字线提供擦除电压。 公开了用于选择要擦除的存储器单元扇区和要被保护的相邻扇区的解码器电路和方法，其可以在单比特和双比特存储器件中使用，并且使得列解码器电路能够减少扇区选择电路的数量。