公开(公告)号：US20050151265A1

公开(公告)日：2005-07-14

申请号：US10758148

申请日：2004-01-14

申请人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun ,  Darlene Hamilton

发明人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun ,  Darlene Hamilton

IPC分类号： G06F17/50 ,  H01L23/485 ,  H01L27/02 ,  H01L23/48 ,  H01L21/44

CPC分类号： H01L27/0203 ,  H01L24/05 ,  H01L24/06 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/00014

摘要： More efficient use of silicon area is achieved by incorporating an active device beneath a pad area of a semiconductor structure. The pad area includes a substrate having a first metal layer above it. A second metal layer is below the first metal layer. The active device resides in the substrate below the second metal layer. A layer of dielectric separates the first and second metal layers. A via within the dielectric layer electrically couples the first and second metal layers. A via connects to the active component. Subsequent metal layers can be arranged between the first and second metal layers.

摘要翻译： 通过在半导体结构的焊盘区域的下方并入有源器件来实现硅面积的更有效的使用。 焊盘区域包括在其上方具有第一金属层的基板。 第二金属层位于第一金属层的下方。 有源器件位于第二金属层下方的衬底中。 电介质层分离第一和第二金属层。 电介质层内的通孔电耦合第一和第二金属层。 A通道连接到活动组件。 随后的金属层可以布置在第一和第二金属层之间。

公开(公告)号：US07632749B1

公开(公告)日：2009-12-15

申请号：US10823970

申请日：2004-04-13

申请人： Hiroyuki Ogawa ,  Yider Wu ,  Nian Yang ,  Kuo-Tung Chang ,  Yu Sun

发明人： Hiroyuki Ogawa ,  Yider Wu ,  Nian Yang ,  Kuo-Tung Chang ,  Yu Sun

IPC分类号： H01L21/44

CPC分类号： H01L21/76816 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05096 ,  H01L2224/05554 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/14

摘要： A semiconductor device is disclosed and provided. The semiconductor device includes a pad metal layer having a perimeter area and a center area. Further, the semiconductor device has a lower metal layer having a plurality of apertures below the center area of the pad metal layer. Moreover, an interlayer dielectric is formed between the pad metal layer and the lower metal layer. In an embodiment, the semiconductor device also includes a plurality of vias formed in the interlayer dielectric. The vias electrically couple the pad metal layer and the lower metal layer. Additionally, the vias are located below the perimeter area of the pad metal layer.

摘要翻译： 公开并提供了半导体器件。 半导体器件包括具有周边区域和中心区域的焊盘金属层。 此外，半导体器件具有在焊盘金属层的中心区域下方具有多个孔的下部金属层。 此外，在焊盘金属层和下金属层之间形成层间电介质。 在一个实施例中，半导体器件还包括形成在层间电介质中的多个通孔。 通孔电连接焊盘金属层和下部金属层。 另外，通孔位于垫金属层的周边区域的下方。

公开(公告)号：US07019366B1

公开(公告)日：2006-03-28

申请号：US10758173

申请日：2004-01-14

申请人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

发明人： Nian Yang ,  Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

IPC分类号： H01L23/62

CPC分类号： H01L27/0251

摘要： More efficient use of silicon area is achieved by incorporating an electrostatic discharge protective (ESDP) device beneath a pad area of a semiconductor structure. The pad area includes a substrate having a first metal layer above it. A second metal layer is above the first metal layer. The ESDP device resides in the substrate below the first metal layer. A layer of dielectric separates the first and second metal layers. A via within the dielectric layer electrically couples the first and second metal layers. A via connects to the ESDP component. Subsequent metal layers can be arranged between the first and second metal layers. The Ohmic value of the resistance component of the ESDP device can be set during fabrication by fixing a number of individual via components, arranged electrically in parallel, by fixing the cross sectional area of the via components, and/or by fixing the length of the via components.

摘要翻译： 通过在半导体结构的焊盘区域的下方并入静电放电保护（ESDP）器件来实现硅面积的更有效的使用。 焊盘区域包括在其上方具有第一金属层的基板。 第二金属层位于第一金属层之上。 ESDP设备位于第一金属层下方的基板中。 电介质层分离第一和第二金属层。 电介质层内的通孔电耦合第一和第二金属层。 A通道连接到ESDP组件。 随后的金属层可以布置在第一和第二金属层之间。 ESDP装置的电阻部件的欧姆值可以在制造期间通过固定多个单独的通孔部件，通过固定通孔部件的横截面面积和/或固定长度 通过组件。

公开(公告)号：US07151027B1

公开(公告)日：2006-12-19

申请号：US10859369

申请日：2004-06-01

申请人： Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

发明人： Hiroyuki Ogawa ,  Yider Wu ,  Kuo-Tung Chang ,  Yu Sun

IPC分类号： H01L21/336

CPC分类号： H01L27/105 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11548

摘要： A method and device for reducing interface area of a memory device. A poly-2 layer is formed above a substrate at an interface between a memory array and a periphery of the memory device. The poly-2 layer is etched proximate to the memory array. The poly-2 layer is etched proximate to the periphery such that a portion of the poly-2 layer remains at the interface.

摘要翻译： 一种用于减少存储器件的接口面积的方法和装置。 在存储器阵列和存储器件的外围之间的界面处，在衬底上形成多晶硅层2。 聚二层蚀刻到存储器阵列附近。 聚二层被蚀刻到外围附近，使得多2层的一部分保留在界面处。

公开(公告)号：US07301193B2

公开(公告)日：2007-11-27

申请号：US10762445

申请日：2004-01-22

申请人： Shenqing Fang ,  Timothy Thurgate ,  Kuo-Tung Chang ,  Richard Fastow ,  Angela T. Hui ,  Kazuhiro Mizutani ,  Kelwin Ko ,  Hiroyuki Kinoshita ,  Yu Sun ,  Hiroyuki Ogawa

发明人： Shenqing Fang ,  Timothy Thurgate ,  Kuo-Tung Chang ,  Richard Fastow ,  Angela T. Hui ,  Kazuhiro Mizutani ,  Kelwin Ko ,  Hiroyuki Kinoshita ,  Yu Sun ,  Hiroyuki Ogawa

IPC分类号： H01L29/788

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L21/743 ,  H01L29/41766 ,  H01L29/66636

摘要： According to one exemplary embodiment, a floating gate memory cell comprises a stacked gate structure situated on a substrate and situated over a channel region in the substrate. The floating gate memory cell further comprises a recess formed in the substrate adjacent to the stacked gate structure, where the recess has a sidewall, a bottom, and a depth. According to this exemplary embodiment, the floating gate memory cell further comprises a source situated adjacent to the sidewall of the recess and under the stacked gate structure. The floating gate memory cell further comprises a Vss connection region situated under the bottom of the recess and under the source, where the Vss connection region is connected to the source. The Vss connection region being situated under the bottom of the recess causes the source to have a reduced lateral diffusion in the channel region.

摘要翻译： 根据一个示例性实施例，浮动栅极存储器单元包括位于衬底上并位于衬底中的沟道区域上方的堆叠栅极结构。 浮动栅极存储单元还包括形成在衬底中的与堆叠的栅极结构相邻的凹部，其中凹部具有侧壁，底部和深度。 根据该示例性实施例，浮动栅极存储单元还包括位于与凹部的侧壁相邻并位于堆叠栅极结构下方的源极。 浮动栅极存储单元还包括位于凹部底部下方和源极之下的Vss连接区域，其中Vss连接区域连接到源极。 位于凹部底部下方的Vss连接区使得源在通道区域中具有减小的横向扩散。

公开(公告)号：US20050164450A1

公开(公告)日：2005-07-28

申请号：US10762445

申请日：2004-01-22

申请人： Shenqing Fang ,  Timothy Thurgate ,  Kuo-Tung Chang ,  Richard Fastow ,  Angela Hui ,  Kazuhiro Mizutani ,  Kelwin Ko ,  Hiroyuki Kinoshita ,  Yu Sun ,  Hiroyuki Ogawa

发明人： Shenqing Fang ,  Timothy Thurgate ,  Kuo-Tung Chang ,  Richard Fastow ,  Angela Hui ,  Kazuhiro Mizutani ,  Kelwin Ko ,  Hiroyuki Kinoshita ,  Yu Sun ,  Hiroyuki Ogawa

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/74 ,  H01L29/417 ,  H01L29/788

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L21/743 ,  H01L29/41766 ,  H01L29/66636

摘要： According to one exemplary embodiment, a floating gate memory cell comprises a stacked gate structure situated on a substrate and situated over a channel region in the substrate. The floating gate memory cell further comprises a recess formed in the substrate adjacent to the stacked gate structure, where the recess has a sidewall, a bottom, and a depth. According to this exemplary embodiment, the floating gate memory cell further comprises a source situated adjacent to the sidewall of the recess and under the stacked gate structure. The floating gate memory cell further comprises a Vss connection region situated under the bottom of the recess and under the source, where the Vss connection region is connected to the source. The Vss connection region being situated under the bottom of the recess causes the source to have a reduced lateral diffusion in the channel region.

摘要翻译： 根据一个示例性实施例，浮动栅极存储器单元包括位于衬底上并位于衬底中的沟道区域上方的堆叠栅极结构。 浮动栅极存储单元还包括形成在衬底中的与堆叠的栅极结构相邻的凹部，其中凹部具有侧壁，底部和深度。 根据该示例性实施例，浮动栅极存储单元还包括位于与凹部的侧壁相邻并位于堆叠栅极结构下方的源极。 浮动栅极存储单元还包括位于凹部底部下方和源极之下的Vss连接区域，其中Vss连接区域连接到源极。 位于凹部底部下方的Vss连接区使得源在通道区域中具有减小的横向扩散。

公开(公告)号：US06566736B1

公开(公告)日：2003-05-20

申请号：US09998624

申请日：2001-11-30

申请人： Hiroyuki Ogawa ,  Yider Wu ,  Yu Sun

发明人： Hiroyuki Ogawa ,  Yider Wu ,  Yu Sun

IPC分类号： H01L23544

CPC分类号： H01L23/564 ,  H01L23/3185 ,  H01L23/485 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05567 ,  H01L2224/45144 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2224/05552 ,  H01L2924/00

摘要： Moisture seal apparatus and methodologies are disclosed for protecting semiconductor devices from moisture. An upper seal layer, such as SiN is formed over an upper insulator layer and an exposed portion of a die seal metal structure so as to form a vertical moisture seal between electrical components in the semiconductor device and the ambient environment. A lateral seal may be formed from the die seal metal structure in an upper metal layer in the device and one or more contacts extending downward from the die seal metal to the substrate or to a lower die seal metal structure.

摘要翻译： 公开了用于保护半导体器件免受湿气的湿度密封装置和方法。 在上绝缘体层和模具密封金属结构的暴露部分上形成诸如SiN的上密封层，以便在半导体器件中的电气部件和周围环境之间形成垂直的湿气密封。 横向密封件可以由装置中的上金属层中的模具密封金属结构和从模具密封金属向下延伸到基板或下模密封金属结构的一个或多个触点形成。

公开(公告)号：US08658496B2

公开(公告)日：2014-02-25

申请号：US13617291

申请日：2012-09-14

申请人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

发明人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

IPC分类号： H01L21/336

CPC分类号： H01L21/0217 ,  H01L21/28273 ,  H01L29/66825 ,  H01L29/7881

摘要： A memory device and a method of making the memory device are provided. A first dielectric layer is formed on a substrate, a floating gate is formed on the first dielectric layer, a second dielectric layer is formed on the floating gate, a control gate is formed on the second dielectric layer, and at least one film, including a conformal film, is formed over a surface of the memory device.

摘要翻译： 提供存储器件和制造存储器件的方法。 在基板上形成第一电介质层，在第一电介质层上形成浮栅，在浮栅上形成第二电介质层，在第二电介质层上形成控制栅，还包括至少一层， 保形膜形成在存储器件的表面上。

公开(公告)号：US07851306B2

公开(公告)日：2010-12-14

申请号：US12327641

申请日：2008-12-03

申请人： Shenqing Fang ,  Hiroyuki Ogawa ,  Kuo-Tung Chang ,  Pavel Fastenko ,  Kazuhiro Mizutani ,  Zhigang Wang

发明人： Shenqing Fang ,  Hiroyuki Ogawa ,  Kuo-Tung Chang ,  Pavel Fastenko ,  Kazuhiro Mizutani ,  Zhigang Wang

IPC分类号： H01L21/336

CPC分类号： H01L29/7883 ,  H01L21/2652 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/66825

摘要： Embodiments of the present invention disclose a memory device having an array of flash memory cells with source contacts that facilitate straight word lines, and a method for producing the same. The array is comprised of a plurality of non-intersecting shallow trench isolation (STI) regions that isolate a plurality of memory cell columns. A source column is implanted with n-type dopants after the formation of a tunnel oxide layer and a first polysilicon layer. The implanted source column is coupled to a plurality of common source lines that are coupled to a plurality of source regions associated with memory cells in the array. A source contact is coupled to the implanted source column for providing electrical coupling with the plurality of source regions. The source contact is collinear with a row of drain contacts that are coupled to drain regions associated with a row of memory cells. The arrangement of source contacts collinear with the row of drain contacts allows for straight word line formation.

摘要翻译： 本发明的实施例公开了一种存储器件，其具有具有促进直线字线的源极触点的闪存单元阵列及其制造方法。 阵列由隔离多个存储单元列的多个不相交的浅沟槽隔离（STI）区域组成。 在形成隧道氧化物层和第一多晶硅层之后，源极列注入n型掺杂剂。 植入的源极柱耦合到耦合到与阵列中的存储器单元相关联的多个源极区域的多个公共源极线。 源极触点耦合到植入源极柱，用于提供与多个源极区域的电耦合。 源触点与一排漏极触点共线，该排触点耦合到与一行存储器单元相关联的漏极区。 与漏极触点排共线的源触点的布置允许直线字线形成。

公开(公告)号：US08319266B1

公开(公告)日：2012-11-27

申请号：US11008240

申请日：2004-12-10

申请人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

发明人： Hiroyuki Kinoshita ,  Angela Hui ,  Hsiao-Han Thio ,  Kuo-Tung Chang ,  Minh Van Ngo ,  Hiroyuki Ogawa

IPC分类号： H01L29/788

CPC分类号： H01L21/0217 ,  H01L21/28273 ,  H01L29/66825 ,  H01L29/7881

摘要： A memory device and a method of making the memory device are provided. A first dielectric layer is formed on a substrate, a floating gate is formed on the first dielectric layer, a second dielectric layer is formed on the floating gate, a control gate is formed on the second dielectric layer, and at least one film, including a conformal film, is formed over a surface of the memory device.

摘要翻译： 提供存储器件和制造存储器件的方法。 在基板上形成第一电介质层，在第一电介质层上形成浮栅，在浮栅上形成第二电介质层，在第二电介质层上形成控制栅，还包括至少一层， 保形膜形成在存储器件的表面上。