利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

34 条记录 (耗时 0.023 秒)

    Selective stress relaxation of contact etch stop layer through layout design
    1.
    发明授权
    Selective stress relaxation of contact etch stop layer through layout design 有权
    通过布局设计，接触蚀刻停止层的选择性应力松弛

    公开(公告)号：US07888214B2

    公开(公告)日：2011-02-15

    申请号：US11302035

    申请日：2005-12-13

    申请人： Lee Wee Teo ,  Elgin Quek ,  Dong Kyun Sohn

    发明人： Lee Wee Teo ,  Elgin Quek ,  Dong Kyun Sohn

    IPC分类号： H01L21/336

    CPC分类号： H01L21/823807 ,  H01L21/76816 ,  H01L21/76829 ,  H01L21/823814 ,  H01L21/823871 ,  H01L27/0207 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7843

    摘要： A structure and method of fabrication of a semiconductor device, where a stress layer is formed over a MOS transistor to put either tensile stress or compressive stress on the channel region. The parameters such as the location and area of the contact hole thru the stress layer are chosen to produce a desired amount of stress to improve device performance. In an example embodiment for a tensile stress layer, the PMOS S/D contact area is larger than the NMOS S/D contact area so the tensile stress on the PMOS channel is less than the tensile stress on the NMOS channel. In an example embodiment for a compressive stress layer, the NMOS contact area is larger than the PMOS contact area so that the compressive stress on the NMOS channel is less than the compressive stress on the PMOS channel.

    摘要翻译： 一种制造半导体器件的结构和方法，其中在MOS晶体管上形成应力层以在沟道区域上施加拉伸应力或压应力。 选择诸如通过应力层的接触孔的位置和面积的参数以产生期望量的应力以改善器件性能。 在拉伸应力层的示例实施例中，PMOS S / D接触面积大于NMOS S / D接触面积，因此PMOS沟道上的拉伸应力小于NMOS沟道上的拉伸应力。 在压应力层的示例实施例中，NMOS接触面积大于PMOS接触面积，使得NMOS沟道上的压应力小于PMOS沟道上的压应力。

    Selective STI stress relaxation through ion implantation
    3.
    发明授权
    Selective STI stress relaxation through ion implantation 有权
    通过离子注入选择性STI应力松弛

    公开(公告)号：US08008744B2

    公开(公告)日：2011-08-30

    申请号：US12790975

    申请日：2010-05-31

    申请人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

    发明人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

    IPC分类号： H01L21/36

    CPC分类号： H01L27/092 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/6659 ,  H01L29/7846

    摘要： A first example embodiment comprises the following steps and the structure formed therefrom. A trench having opposing sidewalls is formed within a substrate. A stress layer having an inherent stress is formed over the opposing trench sidewalls. The stress layer having stress layer sidewalls over the trench sidewalls. Ions are implanted into one or more portions of the stress layer to form ion-implanted relaxed portions with the portions of the stress layer that are not implanted are un-implanted portions, whereby the inherent stress of the one or more ion-implanted relaxed portions of stress layer portions is relaxed.

    摘要翻译： 第一示例性实施例包括以下步骤和由其形成的结构。 在衬底内形成具有相对侧壁的沟槽。 在相对的沟槽侧壁上形成具有固有应力的应力层。 应力层在沟槽侧壁上具有应力层侧壁。 将离子注入应力层的一个或多个部分以形成离子注入的松弛部分，其中未注入的应力层的部分是未注入的部分，由此一个或多个离子注入的松弛部分的固有应力 的应力层部分被松弛。

    Selective STI stress relaxation through ion implantation
    4.
    发明授权
    Selective STI stress relaxation through ion implantation 有权
    通过离子注入选择性STI应力松弛

    公开(公告)号：US07727856B2

    公开(公告)日：2010-06-01

    申请号：US11615980

    申请日：2006-12-24

    申请人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

    发明人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

    IPC分类号： H01L21/76

    CPC分类号： H01L27/092 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/6659 ,  H01L29/7846

    摘要： A first example embodiment comprises the following steps and the structure formed therefrom. A trench having opposing sidewalls is formed within a substrate. A stress layer having an inherent stress is formed over the opposing trench sidewalls. The stress layer having stress layer sidewalls over the trench sidewalls. Ions are implanted into one or more portions of the stress layer to form ion-implanted relaxed portions with the portions of the stress layer that are not implanted are un-implanted portions, whereby the inherent stress of the one or more ion-implanted relaxed portions of stress layer portions is relaxed.

    摘要翻译： 第一示例性实施例包括以下步骤和由其形成的结构。 在衬底内形成具有相对侧壁的沟槽。 在相对的沟槽侧壁上形成具有固有应力的应力层。 应力层在沟槽侧壁上具有应力层侧壁。 将离子注入应力层的一个或多个部分以形成离子注入的松弛部分，其中未注入的应力层的部分是未注入的部分，由此一个或多个离子注入的松弛部分的固有应力 的应力层部分被松弛。

    Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses
    5.
    发明授权
    Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses 有权
    将SONOS栅极氧化物晶体管集成到具有多个栅极氧化物厚度的逻辑/模拟集成电路中的方法

    公开(公告)号：US06946349B1

    公开(公告)日：2005-09-20

    申请号：US10914563

    申请日：2004-08-09

    申请人： Jae Gon Lee ,  Hwa Weng Koh ,  Elgin Quek ,  Dong Kyun Sohn

    发明人： Jae Gon Lee ,  Hwa Weng Koh ,  Elgin Quek ,  Dong Kyun Sohn

    IPC分类号： H01L21/8234 ,  H01L21/8238 ,  H01L21/8246 ,  H01L27/105

    CPC分类号： H01L27/105 ,  H01L21/823462 ,  H01L21/823857 ,  H01L27/11568 ,  H01L27/11573 ,  Y10S438/954 ,  Y10S438/981

    摘要： A method for integrating a SONOS device with an improved top oxide with SiO2 gate oxides of different thickness is described. In a first embodiment during ISSG oxidation to form the SiO2 gate oxides, a thin sacrificial silicon nitride layer is used over the top oxide of the ONO to minimize loss and to control the top oxide thickness. In a second embodiment the top oxide layer for the SONOS device is formed by depositing an NO stack. During ISSG oxidation to form the SiO2 gate oxides a portion of the Si3N4 in the NO stack is converted to SiO2 to form the top oxide with improved thickness control.

    摘要翻译： 描述了一种用于将SONOS器件与具有不同厚度的SiO 2栅极氧化物的改进的顶部氧化物集成的方法。 在第一实施方案中，在ISSG氧化以形成SiO 2栅极氧化物的情况下，在ONO的顶部氧化物上使用薄的牺牲氮化硅层以使损耗最小化并控制顶部氧化物厚度。 在第二实施例中，用于SONOS器件的顶部氧化物层通过沉积NO堆叠形成。 在ISSG氧化形成SiO 2栅极氧化物的过程中，将NO堆叠中的一部分Si 3 N 4 N 4转化为SiO < 2以形成具有改进的厚度控制的顶部氧化物。

    Process integration scheme of SONOS technology
    8.
    发明申请
    Process integration scheme of SONOS technology 有权
    SONOS技术的过程集成方案

    公开(公告)号：US20080014707A1

    公开(公告)日：2008-01-17

    申请号：US11485949

    申请日：2006-07-12

    申请人： Sung Mun Jung ,  Yoke Leng Louis Lim ,  Sripad Nagarad ,  Dong Kyun Sohn ,  Dong Hua Liu ,  Xiao Yu Chen ,  Rachel Low

    发明人： Sung Mun Jung ,  Yoke Leng Louis Lim ,  Sripad Nagarad ,  Dong Kyun Sohn ,  Dong Hua Liu ,  Xiao Yu Chen ,  Rachel Low

    IPC分类号： H01L21/76

    CPC分类号： H01L27/115 ,  H01L27/11568

    摘要： In an non-limiting example, we provide a substrate having a cell region, and non-cell regions. We form a tunneling dielectric layer, a charge storing layer, a top insulating layer (e.g., ONO), over the substrate. Then we form a conductive pad layer over the top insulating layer. We form isolation trenches in the pad layer, the charge storing layer and the tunneling dielectric layer and into the substrate. We form isolation regions in the isolation trenches. We remove the pad layer, charge storing layer and the tunneling dielectric layer in the non-cell regions. We form a gate layer over the pad layer and the substrate surface. We complete to form the memory (e.g., SONOS) device in the cell region and other devices in the non-cell regions of the substrate.

    摘要翻译： 在非限制性实例中，我们提供具有细胞区域和非细胞区域的底物。 我们在衬底上形成隧道介电层，电荷存储层，顶部绝缘层（例如ONO）。 然后我们在顶部绝缘层上形成导电焊盘层。 我们在焊盘层，电荷存储层和隧道电介质层中形成隔离沟槽并进入衬底。 我们在隔离沟中形成隔离区。 我们去除非单元区域中的焊盘层，电荷存储层和隧道介电层。 我们在衬垫层和衬底表面上形成栅极层。 我们完成以形成单元区域中的存储器（例如SONOS）器件和衬底的非单元区域中的其他器件。

    Method to fabricate Ge and Si devices together for performance enhancement
    9.
    发明授权
    Method to fabricate Ge and Si devices together for performance enhancement 有权
    将Ge和Si器件制造在一起以提高性能的方法

    公开(公告)号：US07202140B1

    公开(公告)日：2007-04-10

    申请号：US11297540

    申请日：2005-12-07

    申请人： Chew Hoe Ang ,  Dong Kyun Sohn ,  Liang Choo Hsia

    发明人： Chew Hoe Ang ,  Dong Kyun Sohn ,  Liang Choo Hsia

    IPC分类号： H01L21/30

    CPC分类号： H01L27/0688 ,  H01L21/76256 ,  H01L21/8221 ,  H01L21/823807 ,  H01L2924/00011 ,  H01L2224/80001

    摘要： A method for forming a semiconductor structure having devices formed on both sides. A first substrate and a second substrate are provided. The first substrate is preferably comprised of Ge. The second substrate is preferably comprised of silicon. We form a first dielectric layer over the first substrate. We form a first insulating layer over the second substrate. We bond the first dielectric layer and the first dielectric layer to form a first structure. The first structure comprised of the first substrate, an insulation layer (combined first dielectric and first insulating layers) and the second substrate. We reduce the thickness of the first substrate. We form via plugs through the first substrate and the insulation layer and at least partially through the second substrate. We form first active devices on the surface of the first substrate. We form a first capping layer over the first active devices and the first substrate. We reduce the thickness of the second substrate to expose the via plugs. We form second active devices on the second substrate.

    摘要翻译： 一种用于形成具有形成在两侧的器件的半导体结构的方法。 提供第一基板和第二基板。 第一衬底优选由Ge组成。 第二衬底优选由硅组成。 我们在第一衬底上形成第一电介质层。 我们在第二衬底上形成第一绝缘层。 我们键合第一介电层和第一介电层以形成第一结构。 第一结构包括第一基底，绝缘层（组合的第一介电层和第一绝缘层）和第二基底。 我们减少第一个基板的厚度。 我们通过插塞穿过第一基底和绝缘层形成，并且至少部分地穿过第二基底。 我们在第一衬底的表面上形成第一有源器件。 我们在第一有源器件和第一衬底上形成第一覆盖层。 我们减小第二基板的厚度以露出通孔塞。 我们在第二个基板上形成第二个有源器件。

    Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
    10.
    发明授权
    Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch 有权
    在具有大晶格失配的衬底上形成松散半导体缓冲层的方法

    公开(公告)号：US06995078B2

    公开(公告)日：2006-02-07

    申请号：US10763305

    申请日：2004-01-23

    申请人： Jin Ping Liu ,  Dong Kyun Sohn ,  Liang Choo Hsia

    发明人： Jin Ping Liu ,  Dong Kyun Sohn ,  Liang Choo Hsia

    IPC分类号： H01L21/20 ,  H01L21/36

    CPC分类号： C30B29/52 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02463 ,  H01L21/02502 ,  H01L21/0251 ,  H01L21/02532 ,  H01L21/02543 ,  H01L21/0262 ,  H01L29/1054 ,  Y10S438/933

    摘要： A method of forming a relaxed silicon—germanium layer for use as an underlying layer for a subsequent overlying tensile strain silicon layer, has been developed. The method features initial growth of a underlying first silicon—germanium layer on a semiconductor substrate, compositionally graded to feature the largest germanium content at the interface of the first silicon—germanium layer and the semiconductor substrate, with the level of germanium decreasing as the growth of the graded first silicon—germanium layer progresses. This growth sequence allows the largest lattice mismatch and greatest level of threading dislocations to be present at the bottom of the graded silicon—germanium layer, with the magnitude of lattice mismatch and threading dislocations decreasing as the growth of the graded silicon—germanium layer progresses. In situ growth of an overlying silicon—germanium layer featuring uniform or non—graded germanium content, results in a relaxed silicon—germanium layer with a minimum of dislocations propagating from the underlying graded silicon—germanium layer. In situ growth of a silicon layer results in a tensile strain, low defect density layer to be used for MOSFET device applications.

    摘要翻译： 已经开发了形成用于随后的上覆拉伸应变硅层的下层的松弛硅 - 锗层的方法。 该方法的特征在于半导体衬底上的底层第一硅 - 锗层的初始生长，其组成分级以在第一硅 - 锗层和半导体衬底的界面处具有最大的锗含量，锗的含量随着生长 的分级第一硅锗层进行。 该生长序列允许最大的晶格失配和最高级别的穿透位错存在于渐变硅 - 锗层的底部，随着梯度硅 - 锗层的生长进行，晶格失配和穿透位错的大小减小。 具有均匀或非分级锗含量的上覆硅锗层的原位生长导致松弛的硅 - 锗层，其中最小的位错从下面的梯度硅 - 锗层传播。 硅层的原位生长导致用于MOSFET器件应用的拉伸应变，低缺陷密度层。