公开(公告)号：US06908810B2

公开(公告)日：2005-06-21

申请号：US09924903

申请日：2001-08-08

申请人： Ling-Yen Yeh ,  Chine-Gie Lou

发明人： Ling-Yen Yeh ,  Chine-Gie Lou

IPC分类号： H01L21/762 ,  H01L21/8234 ,  H01L21/8242

CPC分类号： H01L21/823481 ,  H01L21/76237

摘要： A method of preventing decreasing threshold voltage of a MOS transistor by formation of shallow trench isolation. Shallow trenches are formed to isolate first active regions and second active regions. The first active regions are located within a core circuit region, while the second active regions are located within a peripheral circuit region. A first ion implantation to form well regions is performed on the first and second active regions, respectively. A second ion implantation is performed on the second active region and edges of the first active regions to form second channel doping regions and to increase ion concentration at the edges of the first active regions, respectively. A third ion implantation is further performed on the first active regions to form first channel doping regions.

摘要翻译： 通过形成浅沟槽隔离来防止MOS晶体管的阈值电压降低的方法。 形成浅沟槽以隔离第一有源区和第二有源区。 第一有源区域位于核心电路区域内，而第二有源区域位于外围电路区域内。 在第一和第二活性区上分别进行形成阱区的第一离子注入。 在第二有源区域和第一有源区域的边缘上执行第二离子注入以形成第二沟道掺杂区域并分别增加第一有源区域的边缘处的离子浓度。 在第一有源区上进一步执行第三离子注入以形成第一沟道掺杂区。

公开(公告)号：US20140042500A1

公开(公告)日：2014-02-13

申请号：US13571201

申请日：2012-08-09

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yen-Yu Chen

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yen-Yu Chen

IPC分类号： H01L23/48 ,  H01L21/20 ,  H01L29/772

CPC分类号： H01L29/7851 ,  H01L21/28525 ,  H01L21/28568 ,  H01L21/324 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/0886 ,  H01L29/165 ,  H01L29/41791 ,  H01L29/45 ,  H01L29/49 ,  H01L29/495 ,  H01L29/4958 ,  H01L29/518 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

摘要： The disclosure relates to a semiconductor device. An exemplary structure for a contact structure for a semiconductor device comprises a substrate comprising a major surface and a cavity below the major surface; a strained material in the cavity, wherein a lattice constant of the strained material is different from a lattice constant of the substrate; a Ge-containing dielectric layer over the strained material; and a metal layer over the Ge-containing dielectric layer.

摘要翻译： 本公开涉及一种半导体器件。 用于半导体器件的接触结构的示例性结构包括：基底，其包括主表面和主表面下方的空腔; 空腔中的应变材料，其中应变材料的晶格常数不同于衬底的晶格常数; 在应变材料上的含Ge介电层; 以及在含Ge介电层上的金属层。

公开(公告)号：US07851328B2

公开(公告)日：2010-12-14

申请号：US12235329

申请日：2008-09-22

申请人： Ming-Han Liao ,  Tze-Liang Lee ,  Ling-Yen Yeh ,  Mong-Song Liang

发明人： Ming-Han Liao ,  Tze-Liang Lee ,  Ling-Yen Yeh ,  Mong-Song Liang

IPC分类号： H01L21/76

CPC分类号： H01L21/76237 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7846

摘要： A method of manufacturing a semiconductor structure is provided. The method includes forming a hard mask pattern on a semiconductor substrate, wherein the hard mask pattern covers active regions; forming a trench in the semiconductor substrate within an opening defined by the hard mask pattern; filling the trench with a dielectric material, resulting in a trench isolation feature; performing an ion implantation to the trench isolation feature using the hard mask pattern to protect active regions of the semiconductor substrate; and removing the hard mask pattern after the performing of the ion implantation.

摘要翻译： 提供一种制造半导体结构的方法。 该方法包括在半导体衬底上形成硬掩模图案，其中硬掩模图案覆盖有源区; 在由所述硬掩模图案限定的开口内在所述半导体衬底中形成沟槽; 用电介质材料填充沟槽，导致沟槽隔离特征; 使用所述硬掩模图案对所述沟槽隔离特征进行离子注入以保护所述半导体衬底的有源区; 并且在执行离子注入之后去除硬掩模图案。

公开(公告)号：US20090108290A1

公开(公告)日：2009-04-30

申请号：US11923420

申请日：2007-10-24

申请人： Ming-Hua Yu ,  Ling-Yen Yeh ,  Tze-Liang Lee

发明人： Ming-Hua Yu ,  Ling-Yen Yeh ,  Tze-Liang Lee

IPC分类号： H01L29/78

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636

摘要： A semiconductor device and method of manufacture thereof wherein a PMOS source/drain region of a transistor within the substrate includes a first strained layer in the PMOS source/drain region and a first capping layer in contact with the first strained layer. Further, the semiconductor device and method provide for an NMOS source/drain region of a transistor within the substrate including a second strained layer in the NMOS source/drain region and a second capping layer in contact with the second strained layer.

摘要翻译： 一种半导体器件及其制造方法，其中所述衬底内的晶体管的PMOS源极/漏极区域包括所述PMOS源极/漏极区域中的第一应变层和与所述第一应变层接触的第一覆盖层。 此外，半导体器件和方法提供了衬底内的晶体管的NMOS源极/漏极区域，其包括NMOS源极/漏极区域中的第二应变层和与第二应变层接触的第二覆盖层。

公开(公告)号：US07276417B2

公开(公告)日：2007-10-02

申请号：US11320221

申请日：2005-12-28

申请人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Kai-Ting Tseng ,  Yu-Lien Huang ,  Hao-Ming Lien ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L21/823878 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/7846

摘要： A method for forming stressors in a semiconductor substrate is provided. The method includes providing a semiconductor substrate including a first device region and a second device region, forming shallow trench isolation (STI) regions with a high-shrinkage dielectric material in the first and the second device regions wherein the STI regions define a first active region in the first device region and a second active region in the second device region, forming an insulation mask over the STI region and the first active region in the first device region wherein the insulation mask does not extend over the second device region, and performing a stress-tuning treatment to the semiconductor substrate. The first active region and second active region have tensile stress and compressive stress respectively. An NMOS and a PMOS device are formed on the first and second active regions, respectively.

摘要翻译： 提供了一种在半导体衬底中形成应力源的方法。 该方法包括提供包括第一器件区域和第二器件区域的半导体衬底，在第一和第二器件区域中形成具有高收缩介电材料的浅沟槽隔离（STI）区域，其中STI区域限定第一有源区域 在所述第一器件区域和所述第二器件区域中的第二有源区域中，在所述STI区域和所述第一器件区域中的所述第一有源区域上形成绝缘掩模，其中所述绝缘掩模不在所述第二器件区域上延伸，并执行 对半导体衬底进行应力调谐处理。 第一活性区和第二活性区分别具有拉伸应力和压应力。 分别在第一和第二有源区上形成NMOS和PMOS器件。

公开(公告)号：US09041158B2

公开(公告)日：2015-05-26

申请号：US13403630

申请日：2012-02-23

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yuan-Fu Shao ,  Wen-Huei Guo ,  Tung Ying Lee

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yuan-Fu Shao ,  Wen-Huei Guo ,  Tung Ying Lee

IPC分类号： H01L29/06 ,  H01L29/02

CPC分类号： H01L29/42368 ,  H01L21/823431 ,  H01L21/845 ,  H01L29/02 ,  H01L29/06 ,  H01L29/0653 ,  H01L29/7856

摘要： A semiconductor apparatus includes fin field-effect transistor (FinFETs) having controlled fin heights. The apparatus includes a high fin density area and a low fin density area. Each fin density area includes fins and dielectric material between the fins. The dielectric material includes different dopant concentrations for different fin density areas and is the same material as deposited.

摘要翻译： 半导体装置包括具有受控制的翅片高度的鳍状场效应晶体管（FinFET）。 该装置包括高翅片密度区域和低翅片密度区域。 每个翅片密度区域包括翅片和翅片之间的电介质材料。 电介质材料包括用于不同翅片密度区域的不同掺杂剂浓度，并且是与沉积物相同的材料。

公开(公告)号：US08963257B2

公开(公告)日：2015-02-24

申请号：US13293732

申请日：2011-11-10

申请人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

发明人： Clement Hsingjen Wann ,  Ling-Yen Yeh ,  Chi-Yuan Shih ,  Yi-Tang Lin ,  Chih-Sheng Chang

IPC分类号： H01L27/088 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/092 ,  H01L27/12 ,  H01L29/66

CPC分类号： H01L29/66818 ,  H01L21/2236 ,  H01L21/823431 ,  H01L21/823462 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211

摘要： The disclosure relates to a Fin field effect transistor (FinFET). An exemplary structure for a FinFET comprises a substrate comprising a top surface; a first fin and a second fin extending above the substrate top surface, wherein each of the fins has a top surface and sidewalls; an insulation layer between the first and second fins extending part way up the fins from the substrate top surface; a first gate dielectric covering the top surface and sidewalls of the first fin having a first thickness and a second gate dielectric covering the top surface and sidewalls of the second fin having a second thickness less than the first thickness; and a conductive gate strip traversing over both the first gate dielectric and second gate dielectric.

摘要翻译： 本发明涉及Fin场效应晶体管（FinFET）。 FinFET的示例性结构包括：包括顶表面的衬底; 在所述基板顶表面上方延伸的第一翅片和第二翅片，其中每个翼片具有顶表面和侧壁; 所述第一和第二翅片之间的绝缘层从所述基板顶表面向上延伸所述翅片; 覆盖第一鳍片的顶表面和第一鳍片的侧壁的第一栅极电介质和覆盖第二鳍片的顶表面和第二鳍片的侧壁的第二栅极电介质具有小于第一厚度的第二厚度; 以及穿过第一栅极电介质和第二栅极电介质两端的导电栅极条。

公开(公告)号：US20100075480A1

公开(公告)日：2010-03-25

申请号：US12235329

申请日：2008-09-22

申请人： Ming-Han Liao ,  Tze-Liang Lee ,  Ling-Yen Yeh ,  Mong-Song Liang

发明人： Ming-Han Liao ,  Tze-Liang Lee ,  Ling-Yen Yeh ,  Mong-Song Liang

IPC分类号： H01L21/76

CPC分类号： H01L21/76237 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/7846

摘要： A method of manufacturing a semiconductor structure is provided. The method includes forming a hard mask pattern on a semiconductor substrate, wherein the hard mask pattern covers active regions; forming a trench in the semiconductor substrate within an opening defined by the hard mask pattern; filling the trench with a dielectric material, resulting in a trench isolation feature; performing an ion implantation to the trench isolation feature using the hard mask pattern to protect active regions of the semiconductor substrate; and removing the hard mask pattern after the performing of the ion implantation.

摘要翻译： 提供一种制造半导体结构的方法。 该方法包括在半导体衬底上形成硬掩模图案，其中硬掩模图案覆盖有源区; 在由所述硬掩模图案限定的开口内在所述半导体衬底中形成沟槽; 用电介质材料填充沟槽，导致沟槽隔离特征; 使用所述硬掩模图案对所述沟槽隔离特征进行离子注入以保护所述半导体衬底的有源区; 并且在执行离子注入之后去除硬掩模图案。

公开(公告)号：US07579248B2

公开(公告)日：2009-08-25

申请号：US11352588

申请日：2006-02-13

申请人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

发明人： Yu-Lien Huang ,  Jim Huang ,  Ling-Yen Yeh ,  Hun-Jan Tao

IPC分类号： H01L21/336

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/66628 ,  H01L29/66636

摘要： A method for improving uniformity of stressors of MOS devices is provided. The method includes forming a gate dielectric over a semiconductor substrate, forming a gate electrode on the gate dielectric, forming a spacer on respective sidewalls of the gate electrode and the gate dielectric, forming a recess in the semiconductor adjacent the spacer, and depositing SiGe in the recess to form a SiGe stressor. The method further includes etching the SiGe stressor to improve the uniformity of SiGe stressors.

摘要翻译： 提供了一种改善MOS器件的应力源均匀性的方法。 该方法包括在半导体衬底上形成栅极电介质，在栅极电介质上形成栅电极，在栅电极和栅极电介质的相应侧壁上形成间隔物，在邻近间隔物的半导体中形成凹陷，并将SiGe沉积在 凹陷形成SiGe应激源。 该方法还包括蚀刻SiGe应力器以改善SiGe应力的均匀性。

公开(公告)号：US20060267106A1

公开(公告)日：2006-11-30

申请号：US11137495

申请日：2005-05-26

申请人： Donald Chao ,  Chien-Hao Chen ,  Ling-Yen Yeh ,  Tze-Liang Lee ,  Shih-Chang Chen

发明人： Donald Chao ,  Chien-Hao Chen ,  Ling-Yen Yeh ,  Tze-Liang Lee ,  Shih-Chang Chen

IPC分类号： H01L29/772

CPC分类号： H01L29/6656 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843

摘要： A semiconductor device includes a substrate, a gate structure over the substrate, a first sidewall spacer on a sidewall of the gate structure, a first diffusion region in the substrate and adjacent to the gate structure, the first sidewall spacer and the first diffusion region being on one side of the gate structure, and a first conductive layer in the first diffusion region, the first conductive layer being spaced apart from the first sidewall spacer.

摘要翻译： 半导体器件包括衬底，衬底上的栅极结构，栅极结构的侧壁上的第一侧壁间隔物，衬底中的第一扩散区域和栅极结构附近，第一侧壁间隔物和第一扩散区域是 在所述栅极结构的一侧，以及所述第一扩散区域中的第一导电层，所述第一导电层与所述第一侧壁间隔物间隔开。