公开(公告)号：US06784061B1

公开(公告)日：2004-08-31

申请号：US10179723

申请日：2002-06-25

申请人： Nian Yang ,  John Jianshi Wang ,  Hyeon-Seag Kim

发明人： Nian Yang ,  John Jianshi Wang ,  Hyeon-Seag Kim

IPC分类号： H01L21336

CPC分类号： H01L27/11521 ,  H01L27/115 ,  H01L29/66825

摘要： One aspect of the invention relates to a method of a NOR-type flash memory and associated structure which comprises forming a flash memory array on a semiconductor substrate in a core region of the flash memory. The flash memory array comprises a plurality of flash memory cells which each have a source region and a drain region in the semiconductor substrate. A first portion of a first dielectric layer is formed over the flash memory array, and contact holes in the first dielectric layer are formed down to source regions of flash memory cells in the core region. A trench is then formed in the first dielectric layer and extends between the two contact holes. The contact holes and trench are then filled with a conductive material, thereby electrically coupling together the source regions of the two flash memory cells. A second portion of the first dielectric layer is then formed over the first portion of the first dielectric layer and the trench, thereby embedding the source contacts and trench in within the first dielectric layer.

摘要翻译： 本发明的一个方面涉及NOR型闪速存储器及其相关结构的方法，其包括在闪速存储器的核心区域中的半导体衬底上形成闪存阵列。 闪存阵列包括多个闪存单元，每个闪存单元在半导体衬底中具有源区和漏区。 第一电介质层的第一部分形成在闪速存储器阵列上，并且第一介电层中的接触孔形成为芯区域中的闪存单元的源区。 然后在第一介电层中形成沟槽并在两个接触孔之间延伸。 然后用导电材料填充接触孔和沟槽，从而将两个闪存单元的源极区域电耦合在一起。 然后在第一介电层和沟槽的第一部分上形成第一介电层的第二部分，从而将源极触点和沟槽嵌入第一介电层内。

公开(公告)号：US06861696B1

公开(公告)日：2005-03-01

申请号：US10429140

申请日：2003-05-03

申请人： Hyeon-Seag Kim ,  Nian Yang ,  Munseork Choi

发明人： Hyeon-Seag Kim ,  Nian Yang ,  Munseork Choi

IPC分类号： H01L21/28 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/792 ,  H01L29/76

CPC分类号： H01L27/11568 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7923

摘要： According to one exemplary embodiment, a two-bit memory cell situated over a substrate comprises a tunnel oxide layer situated over the substrate. The two-bit memory cell further comprises a first spacer and a second spacer situated over the tunnel oxide layer, where the first spacer is a first data bit storage location in the two-bit memory cell and the second spacer is a second data bit storage location in the two-bit memory cell. The first spacer and the second spacer may be, for example, silicon nitride or polycrystalline silicon. According to this exemplary embodiment, the two-bit memory cell further comprises an oxide layer situated between the first spacer and the second spacer. The two-bit memory cell further comprises a control gate situated over the oxide layer.

摘要翻译： 根据一个示例性实施例，位于衬底上方的两位存储器单元包括位于衬底上方的隧道氧化物层。 两位存储单元还包括位于隧道氧化物层上的第一间隔物和第二隔离物，其中第一间隔物是两位存储单元中的第一数据位存储位置，第二隔离物是第二数据位存储 位置在两位存储单元中。 第一间隔物和第二间隔物可以是例如氮化硅或多晶硅。 根据该示例性实施例，两比特存储单元还包括位于第一间隔物和第二间隔物之间​​的氧化物层。 两比特存储单元进一步包括位于氧化物层上方的控制栅极。

公开(公告)号：US06784682B1

公开(公告)日：2004-08-31

申请号：US10113259

申请日：2002-03-28

申请人： Tien-Chun Yang ,  Nian Yang ,  Hyeon-Seag Kim

发明人： Tien-Chun Yang ,  Nian Yang ,  Hyeon-Seag Kim

IPC分类号： G01R3126

CPC分类号： G01R31/2648

摘要： A method and apparatus for testing semiconductors comprising shallow trench isolation (STI) edge structures. An edge intensive shallow trench isolation structure (500) is coupled to a voltage source (310) and a current profile is recorded. A planar structure (600) on the same wafer is coupled to a voltage source and a current profile is recorded. A comparison of current profiles obtained for the two types of structures may indicate the presence and/or extent of STI corner effects. More specifically, a steeper slope for a normalized current versus time plot for an STI edge intensive structure (500) compared to a slope of a normalized plot of a planar structure (600) is indicative of an increased rate of electron trapping in STI corners, which may indicate that the STI corners are too thin. In this novel manner, STI corner thickness is observed in a non-destructive, electrical test process, resulting in higher quality and greater reliability of semiconductors using STI processes.

摘要翻译： 一种用于测试包括浅沟槽隔离（STI）边缘结构的半导体的方法和装置。 边缘密集的浅沟槽隔离结构（500）耦合到电压源（310）并且记录电流分布。 在同一晶片上的平面结构（600）耦合到电压源并且记录电流分布。 对于两种类型的结构获得的当前轮廓的比较可以指示STI拐角效应的存在和/或程度。 更具体地，与平面结构（600）的归一化图的斜率相比，用于STI边缘密集结构（500）的归一化电流对时间图的更陡峭的斜率表示STI拐角中的电子捕获速率增加， 这可能表明STI拐角太薄。 以这种新颖的方式，在非破坏性电气测试过程中观察到STI拐角厚度，从而导致使用STI工艺的半导体的更高的质量和更高的可靠性。

公开(公告)号：US06825684B1

公开(公告)日：2004-11-30

申请号：US10165879

申请日：2002-06-10

申请人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

发明人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

IPC分类号： G01R3100

CPC分类号： G01R31/287 ,  H01L22/20

摘要： A method of generating a lifetime projection for semiconductor devices is disclosed. The disclosed method includes collecting lifetime information from a plurality of semiconductor devices at more than one stress condition. The method also includes determining the median lifetime for semiconductor devices at each of the stress conditions. Further, the method includes calculating a lifetime at each stress condition at which a predetermined percentage of the devices will exceed and extrapolating the lifetime for devices used at operating conditions.

摘要翻译： 公开了一种为半导体器件生成寿命投影的方法。 所公开的方法包括在多于一个应力条件下从多个半导体器件收集寿命信息。 该方法还包括在每个应力条件下确定半导体器件的中值寿命。 此外，该方法包括计算在预定百分比的装置将超过的每个应力条件下的寿命，并且对在操作条件下使用的装置的寿命进行推断。

公开(公告)号：US06812514B1

公开(公告)日：2004-11-02

申请号：US10660420

申请日：2003-09-10

申请人： Nian Yang ,  Zhigang Wang ,  Hyeon-seag Kim

发明人： Nian Yang ,  Zhigang Wang ,  Hyeon-seag Kim

IPC分类号： H01L2976

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324

摘要： A floating gate flash memory device including a substrate including a source region, a drain region and a channel region positioned therebetween; a stack gate including a floating gate electrode, at least one of sidewall/spacers, second sidewalls or a barrier layer, in which the floating gate is positioned above the channel region. The floating gate may be separated from the channel region by one or more of a reverse tunnel dielectric layer, the barrier layer and a pad dielectric layer. The floating gate may be a metal floating gate.

摘要翻译： 一种浮栅闪存器件，包括：衬底，其包括源极区，漏极区和位于其间的沟道区; 包括浮置栅电极的堆叠栅极，侧壁/间隔物，第二侧壁或阻挡层中的至少一个，浮栅位于沟道区的上方。 浮栅可以通过反向隧道介电层，阻挡层和焊盘介电层中的一个或多个与沟道区分离。 浮动栅极可以是金属浮动栅极。

公开(公告)号：US06660588B1

公开(公告)日：2003-12-09

申请号：US10244229

申请日：2002-09-16

申请人： Nian Yang ,  Zhigang Wang ,  Hyeon-seag Kim

发明人： Nian Yang ,  Zhigang Wang ,  Hyeon-seag Kim

IPC分类号： H01L21336

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324

摘要： A process for fabrication of a floating gate flash memory device, and the device made thereby, including providing a semiconductor substrate; forming a pad dielectric layer overlying the substrate; forming a hard mask layer overlying the pad dielectric layer; forming an initial trench through the hard mask layer, wherein the initial trench has an initial lateral extent Li defined by opposite hard mask sidewalls in the hard mask layer; reducing the initial lateral extent Li of the initial trench to define a reduced trench having a reduced lateral extent Lrx, wherein x is at least one; and filling the reduced trench with a floating gate material.

摘要翻译： 一种用于制造浮动栅极闪存器件的方法及其制造的器件，包括提供半导体衬底; 形成覆盖所述基板的焊盘电介质层; 形成覆盖所述焊盘介电层的硬掩模层; 通过所述硬掩模层形成初始沟槽，其中所述初始沟槽具有由所述硬掩模层中的相对的硬掩模侧壁限定的初始横向延伸度; 减小初始沟槽的初始横向范围Li以限定具有减小的横向范围Lrx的减小的沟槽，其中x为至少一个; 并用浮栅材料填充还原的沟槽。

公开(公告)号：US06856160B1

公开(公告)日：2005-02-15

申请号：US10166105

申请日：2002-06-10

申请人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

发明人： Hyeon-Seag Kim ,  Amit P. Marathe ,  Nian Yang ,  Tien-Chun Yang

IPC分类号： G01R31/26 ,  G01R31/28

CPC分类号： G01R31/287 ,  G01R31/2621 ,  G01R31/2879

摘要： A method of generating an operating condition projection corresponding to a predetermined lifetime for semiconductor devices is disclosed. The disclosed method includes collecting lifetime information from a plurality of semiconductor devices at more than one stress condition by inducing a predetermined drain-source voltage for each stress condition. The method also includes determining the median lifetime for semiconductor devices at each of the stress conditions. Further, the method includes calculating a lifetime at each stress condition at which a predetermined percentage of the devices will exceed and extrapolating the lifetime for devices used at operating conditions.

摘要翻译： 公开了一种产生对应于半导体器件的预定寿命的操作条件投影的方法。 所公开的方法包括通过针对每个应力条件诱发预定的漏极 - 源极电压来收集来自多个半导体器件的多于一个应力条件下的寿命信息。 该方法还包括在每个应力条件下确定半导体器件的中值寿命。 此外，该方法包括计算在预定百分比的装置将超过的每个应力条件下的寿命，并且对在操作条件下使用的装置的寿命进行推断。

公开(公告)号：US06642106B1

公开(公告)日：2003-11-04

申请号：US10159323

申请日：2002-05-31

申请人： Nian Yang ,  Hyeon-Seag Kim ,  Zhigang Wang

发明人： Nian Yang ,  Hyeon-Seag Kim ,  Zhigang Wang

IPC分类号： H01L21336

CPC分类号： H01L29/66825 ,  H01L21/26506 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/1054 ,  H01L29/7842 ,  H01L29/7881 ,  Y10S438/933 ,  Y10S438/938

摘要： A method of memory device fabrication. In one embodiment, the method of memory device (400) fabrication comprises implanting an element (200) in a substrate (440). The element (200) causes an inherent elongational realignment of atoms in silicon (101,102) when silicon (100) is formed (471) upon the substrate (440) with the element (200) implanted therein. A layer of silicon (100) is formed (471) on the substrate having the element (200) implanted therein (470), wherein alignment of atoms (101) of the silicon elongates (102) to an atomical alignment equivalent (101g) to said element (200). The layer of silicon (471) and the substrate (470) are crystallized subsequent to the elongational realignment of atoms of the layer of silicon (101g), wherein a crystallized layer of elongated silicon (101g) decreases electron scattering thus realizing increase core gain in the memory device (400).

摘要翻译： 一种存储器件制造方法。 在一个实施例中，存储器件（400）制造的方法包括将元件（200）植入衬底（440）中。 当元件（200）注入到衬底（440）上时，当硅（100）形成（471）时，元件（200）引起硅（101,102）中的原子的固有伸长重新对准。 在其上注入有元素（200）的衬底（470）上形成硅（100）层（471），其中硅延长材料（102）的原子（101）与原子对准当量（101g）之间的取向与 所述元件（200）。 在硅层（101g）的原子的伸长重新对准之后，硅层（471）和衬底（470）被结晶，其中细长硅（101g）的结晶层减少电子散射，从而实现增加核心增益 存储器件（400）。

公开(公告)号：US06734028B1

公开(公告)日：2004-05-11

申请号：US10113152

申请日：2002-03-28

申请人： Tien-Chun Yang ,  Nian Yang ,  Hyeon-Seag Kim

发明人： Tien-Chun Yang ,  Nian Yang ,  Hyeon-Seag Kim

IPC分类号： H01L2166

CPC分类号： H01L22/34 ,  G01R31/275 ,  G01R31/2831

摘要： A method and apparatus for testing semiconductors comprising shallow trench isolation (STI) edge structures. An edge intensive shallow trench isolation structure (500) is coupled to a voltage source (310) and a current versus voltage profile is recorded. A planar structure (600) on the same wafer is coupled to a voltage source and a current versus voltage profile is recorded. An electrical stress is applied to both structures. Additional current profiles of each structure are obtained after the electrical stress. A comparison of difference current profiles obtained for the two types of structures may indicate the presence and/or the extent of STI corner effects. More specifically, a value for a normalized gate current difference for an STI edge intensive structure (500) greater than normalized gate current difference of a planar structure (600) is indicative of an increased rate of electron trapping in STI corners, which may indicate that the STI corners are too thin. In this novel manner, STI corner thickness may be observed in a non-destructive, electrical test process, resulting in higher quality and greater reliability of semiconductors using STI processes.

摘要翻译： 一种用于测试包括浅沟槽隔离（STI）边缘结构的半导体的方法和装置。 边缘密集的浅沟槽隔离结构（500）耦合到电压源（310），并记录电流对电压曲线。 在同一晶片上的平面结构（600）被耦合到电压源并且记录电流对电压曲线。 对两个结构都施加电应力。 在电应力之后，获得每个结构的附加电流分布。 对于两种类型的结构获得的差异电流曲线的比较可以指示STI拐角效应的存在和/或程度。 更具体地，大于平面结构（600）的归一化栅极电流差的STI边缘强化结构（500）的归一化栅极电流差的值表示STI拐角中的电子捕获速率增加，这可以指示 STI角落太薄了。 以这种新颖的方式，可以在非破坏性电气测试过程中观察到STI拐角厚度，从而导致使用STI工艺的半导体的更高质量和更高的可靠性。

公开(公告)号：US06717850B1

公开(公告)日：2004-04-06

申请号：US10313676

申请日：2002-12-05

申请人： Jiang Li ,  Nian Yang ,  Zhigang Wang ,  John Jianshi Wang

发明人： Jiang Li ,  Nian Yang ,  Zhigang Wang ,  John Jianshi Wang

IPC分类号： G11C1604

CPC分类号： G11C29/50 ,  G11C16/04 ,  G11C2029/0403

摘要： A method of processing a semiconductor device is disclosed and comprises applying a relatively high voltage across a gate stack of a flash memory cell for a certain period of time. Then, the polarity of the applied voltage is reversed and is again applied across the gate stack for another certain period of time. The voltage applied is greater than a channel erase voltage utilized for the memory cell. This applied voltage causes extrinsic defects to become amplified at interfaces of oxide/insulator layers of the gate stack. Then, the memory cell is tested (e.g., via a battery of tests) in order to determine if the memory cell is defective. If the cell is defective (e.g., fails the test), it can be assumed that substantial extrinsic defects were present in the memory cell and have been amplified resulting in the test failure. If the cell passes the test, it can be assumed that the memory cell is substantially free from extrinsic defects. Defective memory cells/devices can be marked or otherwise indicated as being defective.

摘要翻译： 公开了一种处理半导体器件的方法，并且包括在闪存单元的栅极堆叠上施加相当高的电压一段时间。 然后，施加的电压的极性反转，并再次施加在栅极堆叠另外一段时间。 施加的电压大于用于存储器单元的通道擦除电压。 该施加的电压导致外部缺陷在栅极堆叠的氧化物/绝缘体层的界面处被放大。 然后，测试存储器单元（例如，通过测试电池），以便确定存储器单元是否有故障。 如果细胞有缺陷（例如，测试失败），则可以认为在存储单元中存在大量的外在缺陷并且被放大，导致测试失败。 如果单元通过测试，则可以认为存储单元基本上没有外在缺陷。 存储器单元/器件不良或可能被标记为有缺陷。