公开(公告)号：WO2015051561A1

公开(公告)日：2015-04-16

申请号：PCT/CN2013/085625

申请日：2013-10-22

Applicant: 中国科学院微电子研究所

Inventor： 尹海洲 ,  李睿

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L21/02164 ,  H01L21/0217 ,  H01L29/0649 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833

Abstract: 本发明提供一种 MOSFET结构及其制造方法，所述MOSFET结构包括：衬底（100）；位于所述衬底（100）上方的栅极叠层（500）；位于所述栅极叠层（600）两侧衬底中的源漏区（305）；覆盖所述源漏区的层间介质层（400）；位于栅极叠层（600）两侧边缘下方的源漏扩展区（205）；其中，栅极叠层（600）两侧边缘下方的源漏扩展区（205）下方分别具有互不相连的绝缘体（200）。本发明的MOSFET结构可以有效减小器件漏端感应势垒降低效应对性能的影响。

公开(公告)号：WO2015021670A1

公开(公告)日：2015-02-19

申请号：PCT/CN2013/082534

申请日：2013-08-29

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/401 ,  H01L21/28114 ,  H01L21/28247 ,  H01L21/311 ,  H01L21/31105 ,  H01L21/76897 ,  H01L29/0638 ,  H01L29/42376 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66568 ,  H01L29/66795 ,  H01L29/66803 ,  H01L29/785

Abstract: 提供了半导体器件及其制造方法。一示例方法包括：在衬底（100）上形成牺牲栅堆叠；在牺牲栅堆叠的侧壁上形成栅侧墙（106）；在衬底（100）上形成层间电介质层（108），并对其平坦化，以露出牺牲栅堆叠；部分地回蚀牺牲栅堆叠以形成开口；对所得的开口进行扩大，以使开口呈现从靠近衬底（100）一侧向远离衬底（100）一侧逐渐增大的形状；以及去除剩余的牺牲栅堆叠，并在栅侧墙（106）内侧形成栅堆叠。

公开(公告)号：WO2015007083A1

公开(公告)日：2015-01-22

申请号：PCT/CN2014/071197

申请日：2014-01-23

Applicant: 华为技术有限公司

Inventor： 赵静

IPC: H01L21/336

CPC classification number: H01L29/6681 ,  H01L21/02636 ,  H01L21/266 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31144 ,  H01L29/6653 ,  H01L29/66795

Abstract: 本发明公开了一种半导体鳍条的制作方法、Fin FET器件的制作方法，所述半导体鳍条的制作方法包括：提供衬底；在所述衬底之上的预定区域选择性外延生长第一掩膜层；以所述第一掩膜层为掩膜在所述衬底之上选择性外延生长第一外延层；以所述第一外延层为掩膜采用各向异性刻蚀方法去除所述第一掩膜层及其底部的部分所述衬底，以在所述第一外延层底部形成鳍条。通过上述方案，采用选择性外延生长与各向异性刻蚀工艺相结合的方式，无需采用光刻技术，能够保证半导体鳍条与栅氧化层的表面相互垂直，并且降低了半导体鳍条表面的粗糙度、形成侧面光滑的鳍条。

公开(公告)号：WO2013189096A1

公开(公告)日：2013-12-27

申请号：PCT/CN2012/077852

申请日：2012-06-29

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  梁擎擎 ,  钟汇才

Inventor： 朱慧珑 ,  梁擎擎 ,  钟汇才

IPC: H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66659 ,  H01L29/7834 ,  H01L29/7835 ,  H01L29/7848

Abstract: 一种半导体器件及其制造方法。该方法包括：在衬底（100）上形成第一掩蔽层（106）；以第一掩蔽层为掩模，形成带应力的源区和漏区（118）之一；在衬底上形成第二掩蔽层（120），并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，该一部分靠近源区和漏区中另一个；形成栅介质层（130），并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体（134）。

公开(公告)号：WO2013166632A1

公开(公告)日：2013-11-14

申请号：PCT/CN2012/000913

申请日：2012-07-03

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  张珂珂

Inventor： 尹海洲 ,  张珂珂

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/7833

Abstract: 本发明公开了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括至少一个由空气填充的栅极侧墙空隙。依照本发明的半导体器件及其制造方法，采用碳基材料形成牺牲侧墙，刻蚀去除牺牲侧墙之后形成了空气隙，有效降低了侧墙的整体介电常数，因而降低了栅极侧墙寄生电容，提高了器件性能。

公开(公告)号：WO2013139063A1

公开(公告)日：2013-09-26

申请号：PCT/CN2012/074773

申请日：2012-04-26

Applicant: 中国科学院微电子研究所 ,  殷华湘 ,  徐秋霞 ,  陈大鹏

Inventor： 殷华湘 ,  徐秋霞 ,  陈大鹏

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66477 ,  H01L21/2255 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/78 ,  H01L29/7833 ,  H01L29/7848

Abstract: 本发明提供了一种半导体结构的制造方法，包括以下步骤：提供衬底，在该衬底上形成栅堆叠；形成环绕所述栅堆叠的偏移侧墙以及环绕所述偏移侧墙的伪侧墙；在伪侧墙两侧形成源/漏区；去除所述伪侧墙、以及所述偏移侧墙位于衬底表面的部分；在所述偏移侧墙的侧壁上形成掺杂侧墙；使所述掺杂侧墙中掺杂杂质进入衬底中，形成源/漏扩展区；去除所述掺杂侧墙。相应地，本发明还提供了一种半导体结构。本发明利用后续步骤中将去除的、重掺杂的掺杂侧墙来形成掺杂浓度高、结深浅的源/漏扩展区，从而有效地提高了半导体结构的性能。

公开(公告)号：WO2013111420A1

公开(公告)日：2013-08-01

申请号：PCT/JP2012/079140

申请日：2012-11-09

Applicant: 東京エレクトロン株式会社

Inventor： 井上　雅喜 ,  小津　俊久 ,  谷川　雄洋 ,  吉川　潤

IPC: H01L21/3065 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/3065 ,  H01J37/32192 ,  H01L21/30621 ,  H01L21/31116 ,  H01L21/32136 ,  H01L21/32137 ,  H01L29/4916 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659

Abstract: 　一実施形態では、表面にＮｉ及びＳｉを含む第１の層と、Ｓｉ及びＮを含む第２の層とが露出した被処理基体において、第２の層をエッチングする方法を提供する。一実施形態の方法は、（ａ）被処理基体を処理容器内において準備する工程と、（ｂ）処理容器内に炭素及びフッ素を含み酸素を含まない第１の処理ガスを供給し、当該処理容器内においてプラズマを発生させる工程と、を含む。

Abstract translation: 本发明的一个实施例提供一种用于蚀刻待处理基体的第二层的方法，所述基体从其表面露出含有Ni和Si的第一层，以及含有Si和N的第二层。该方法 的一个实施例包括：（a）在处理室中准备待处理的基体的步骤; 和（b）将含有碳和氟但不含氧的第一处理气体供给到处理室的内部并在处理室中产生等离子体的步骤。

公开(公告)号：WO2012163429A1

公开(公告)日：2012-12-06

申请号：PCT/EP2011/059190

申请日：2011-06-03

Applicant: ACCONEER AB ,  EGARD, Mikael ,  LIND, Erik ,  WERNERSSON, Lars-Erik

Inventor： EGARD, Mikael ,  LIND, Erik ,  WERNERSSON, Lars-Erik

IPC: H01L21/336 ,  H01L21/335 ,  H01L29/423 ,  H01L21/8252 ,  H01L21/338 ,  H01L29/20 ,  H01L29/49 ,  H01L29/51

CPC classification number: H01L21/28114 ,  H01L21/31144 ,  H01L21/823431 ,  H01L21/8252 ,  H01L21/845 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/20 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/66469 ,  H01L29/66522 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/66871 ,  H01L29/7787

Abstract: According to one aspect of the inventive concept there is provided a process for manufacturing a semiconductor device, comprising: providing a channel layer (104), providing a mask (106)on the channel layer, epitaxially growing a contact layer (108) in contact with the channel layer, epitaxially growing a support layer (110) on the contact layer, wherein the support layer is arranged to be etched at a higher rate than the contact layer, forming a trench extending through the support layer by removing the mask, and providing a conductor (118) in the trench. There is also provided an intermediate product for the manufacture of a semiconductor device.

Abstract translation: 根据本发明构思的一个方面，提供了一种用于制造半导体器件的方法，包括：提供沟道层（104），在沟道层上提供掩模（106），外延生长接触层（108） 与所述沟道层一起在所述接触层上外延生长支撑层（110），其中所述支撑层布置成以比所述接触层更高的速率进行蚀刻，通过移除所述掩模形成延伸穿过所述支撑层的沟槽，以及 在沟槽中提供导体（118）。 还提供了用于制造半导体器件的中间产品。

公开(公告)号：WO2012135363A2

公开(公告)日：2012-10-04

申请号：PCT/US2012030977

申请日：2012-03-28

Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  KIRKPATRICK BRIAN K ,  JAIN AMITABH

Inventor： KIRKPATRICK BRIAN K ,  JAIN AMITABH

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823864 ,  H01L21/0217 ,  H01L21/02321 ,  H01L21/02337 ,  H01L21/3105 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: A method (100) of fabricating an integrated circuit includes depositing (101) a first dielectric material onto a semiconductor surface of a substrate having a gate stack thereon including a gate electrode on a gate dielectric. The first dielectric material is etched (102) to form sidewall spacers on sidewalls of the gate stack. A top surface of the first dielectric material is chemically converted (103) to a second dielectric material by adding at least one element to provide surface converted sidewall spacers. The second dielectric material is chemically bonded across a transition region to the first dielectric material.

Abstract translation: 制造集成电路的方法（100）包括将第一电介质材料沉积（101）到其上具有栅极叠层的衬底的半导体表面上，所述栅极叠层包括栅极电介质上的栅极电极。 蚀刻（102）第一介电材料以在栅极堆叠的侧壁上形成侧壁间隔物。 通过添加至少一种元素来提供表面转换的侧壁间隔物，将第一介电材料的顶表面化学转化（103）为第二介电材料。 第二电介质材料通过过渡区化学键合到第一电介质材料。

公开(公告)号：WO2012119341A1

公开(公告)日：2012-09-13

申请号：PCT/CN2011/073308

申请日：2011-04-26

Applicant: 中国科学院微电子研究所 ,  钟汇才 ,  骆志炯 ,  梁擎擎

Inventor： 钟汇才 ,  骆志炯 ,  梁擎擎

IPC: H01L21/336

CPC classification number: H01L29/78 ,  H01L29/6653