公开(公告)号：WO2016122509A1

公开(公告)日：2016-08-04

申请号：PCT/US2015/013431

申请日：2015-01-29

申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

发明人： WONG, Wai Mun ,  CHIA, Leong Yap ,  GE, Ning

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11521 ,  G11C16/0433 ,  H01L27/1156

摘要： The present subject matter relates to an integrated circuit comprising an erasable programmable read only memory (EPROM) array having a plurality of EPROM cells disposed in rows and columns, wherein one or more EPROM cells located at predetermined positions in the EPROM array are selectively dischargeable. The one or more EPROM cells comprise a EPROM transistor having a first conductive layer to store electrons upon the EPROM transistor being programmed and a control metal oxide semiconductor field-effect transistor (MOSFET) electrically connected to the first conductive layer to provide an electron leakage path to dissipate the electrons stored in the first conductive layer in a predetermined leak time period.

摘要翻译： 本主题涉及一种集成电路，其包括具有以行和列布置的多个EPROM单元的可擦除可编程只读存储器（EPROM）阵列，其中位于EPROM阵列中的预定位置的一个或多个EPROM单元可选择性地放电。 一个或多个EPROM单元包括具有第一导电层的EPROM晶体管，以在被编程的EPROM晶体管上存储电子;以及控制金属氧化物半导体场效应晶体管（MOSFET），其电连接到第一导电层以提供电子泄漏路径 以在预定的泄漏时间段内消散存储在第一导电层中的电子。

公开(公告)号：WO2016111796A1

公开(公告)日：2016-07-14

申请号：PCT/US2015/064534

申请日：2015-12-08

申请人： SILICON STORAGE TECHNOLOGY, INC.

发明人： CHEN, Chun-ming ,  WU, Man-tang ,  YANG, Jeng-wei ,  SU, Chien-sheng

IPC分类号： H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L27/115

CPC分类号： H01L27/11521 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/28273 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/45 ,  H01L29/4916 ,  H01L29/495 ,  H01L29/511 ,  H01L29/517 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7881

摘要： A non- volatile memory cell includes a substrate of a first conductivity type, having a first region of a second conductivity type, a second region of the second conductivity type spaced apart from the first region, forming a channel region therebetween. A floating gate is disposed over and insulated from a first portion of the channel region which is adjacent the first region. A select gate is disposed over a second portion of the channel region adjacent to the second region, the select gate being formed of a metal material and being insulated from the second portion of the channel region by a layer of silicon dioxide and a layer of high K insulating material. A control gate is disposed over and insulated from the floating gate. An erase gate is disposed over and insulated from the first region, and disposed laterally adjacent to and insulated from the floating gate.

摘要翻译： 非挥发性存储单元包括第一导电类型的衬底，具有第二导电类型的第一区域，与第一区域间隔开的第二导电类型的第二区域，在其间形成沟道区域。 浮置栅极设置在与第一区域相邻的沟道区域的第一部分之上并与其绝缘。 选择栅极设置在与第二区域相邻的沟道区域的第二部分上，选择栅极由金属材料形成并且通​​过二氧化硅层和高层与沟道区域的第二部分绝缘 K绝缘材料。 控制栅极设置在浮动栅极上并与浮动栅极绝缘。 擦除栅极设置在第一区域之上并与第一区域绝缘，并且布置成横向邻近并与浮动栅极绝缘。

公开(公告)号：WO2016111742A1

公开(公告)日：2016-07-14

申请号：PCT/US2015/059443

申请日：2015-11-06

申请人： SILICON STORAGE TECHNOLOGY, INC.

发明人： CHEN, Chun-Ming ,  WU, Man-Tang ,  YANG, Jeng-Wei ,  SU, Chien-Sheng

IPC分类号： H01L29/423 ,  H01L27/115 ,  H01L29/66 ,  H01L29/788 ,  G11C16/04

CPC分类号： H01L27/11521 ,  H01L21/02181 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/4916 ,  H01L29/511 ,  H01L29/517 ,  H01L29/66825 ,  H01L29/7885

摘要： A non- volatile memory cell including a substrate having first and second regions with a channel region therebetween. A floating gate is disposed over and insulated from a first portion of the channel region which is adjacent the first region. A select gate is disposed over and insulated from a second portion of the channel region which is adjacent to the second region. The select gate includes a block of polysilicon material and a work function metal material layer extending along bottom and side surfaces of the polysilicon material block. The select gate is insulated from the second portion of the channel region by a silicon dioxide layer and a high K insulating material layer. A control gate is disposed over and insulated from the floating gate, and an erase gate is disposed over and insulated from the first region, and disposed laterally adjacent to and insulated from the floating gate.

摘要翻译： 一种非易失性存储单元，包括具有其间具有沟道区域的第一和第二区域的衬底。 浮置栅极设置在与第一区域相邻的沟道区域的第一部分之上并与其绝缘。 选择栅极设置在与第二区域相邻的沟道区域的第二部分之上并与其绝缘。 选择栅极包括多晶硅材料块和沿着多晶硅材料块的底部和侧表面延伸的功函数金属材料层。 选择栅极通过二氧化硅层和高K绝缘材料层与沟道区的第二部分绝缘。 控制栅极设置在浮动栅极上并与浮动栅极绝缘，并且擦除栅极设置在第一区域的上方并与第一区域绝缘，并且横向地设置在与浮动栅极相邻并与其隔离的位置。

公开(公告)号：WO2016111699A1

公开(公告)日：2016-07-14

申请号：PCT/US2015/010828

申请日：2015-01-09

申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

发明人： CHO, Hans, S. ,  JEON, Yoocharn

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L45/124 ,  H01L45/04 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1616 ,  H01L45/1675

摘要： In the examples provided herein, a device is described that has a stack of structure layers including a first structure layer and a second structure layer that are different materials, where the first structure layer is positioned higher in the stack than the second structure layer. The device also has a first sidewall spacer deposited conformally and circumferentially around an upper portion of the stack that includes the first structure layer. Further, the device has a second sidewall spacer deposited conformally and circumferentially around the first sidewall spacer and an additional portion of the stack that includes the second structure layer, where a height of the first sidewall spacer along the stack is different from a height of the second sidewall spacer.

摘要翻译： 在本文提供的示例中，描述了具有堆叠的结构层的装置，其包括不同材料的第一结构层和第二结构层，其中第一结构层位于堆叠中比第二结构层更高。 该装置还具有围绕包括第一结构层的堆叠的上部部分保形地并且周向地沉积的第一侧壁间隔件。 此外，该装置具有第二侧壁间隔件，该第二侧壁间隔物围绕第一侧壁间隔物保形地并周向地沉积，并且包括堆叠的包括第二结构层的附加部分，其中沿着堆叠的第一侧壁间隔物的高度不同于 第二侧壁间隔件。

公开(公告)号：WO2016104637A1

公开(公告)日：2016-06-30

申请号：PCT/JP2015/086084

申请日：2015-12-24

申请人： 国立研究開発法人産業技術総合研究所

发明人： 林　豊 ,  板谷　太郎

IPC分类号： H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/115 ,  H01L29/788 ,  H01L29/792

摘要： 　従来のＭＯＮＯＳメモリのような多層絶縁膜メモリの材料構成、製造方法は、ＬＳＩの配線層の上にメモリ素子を集積するようなたとえば５００℃以下の低温製膜工程を必要とする応用には製膜温度が高くて使用できない。微細構造、特に３次元構造の半導体素子のメモリ手段として応用する場合には半導体素子の側面および底面への均一な製膜が必要であるが不完全であった。　第１表面と第１導電形を有する第１半導体領域と、該第１表面に設けられた少なくとも第１酸化アルミニュウム膜、第１窒化シリコン膜、第２酸化アルミニュウム膜を積層した多層絶縁膜と、該多層絶縁膜上に設けた第１導電電極とから少なくとも構成されることを特徴とする多層絶縁膜記憶素子を提供する。

摘要翻译： 用于常规多层绝缘膜存储器（例如MONOS存储器）的材料组成和制造方法涉及高成膜温度，因此不能用于例如在低温成膜工艺中进行的低温成膜工艺 500℃以下，以将存储元件集成在LSI的配线层上。 当用作具有微结构，特别是三维结构的半导体元件的存储装置时，需要在半导体器件的侧表面和底表面上形成均匀的膜; 然而，电影形成是不完美的。 提供一种多层绝缘膜存储元件，其特征在于至少包括具有第一表面和第一导电形式的第一半导体区域; 通过堆叠至少第一氧化铝膜，第一氮化硅膜和第二氧化铝膜而在第一表面上设置的多层绝缘膜; 以及设置在所述多层绝缘膜上的第一导电电极。

公开(公告)号：WO2016104482A1

公开(公告)日：2016-06-30

申请号：PCT/JP2015/085783

申请日：2015-12-22

申请人： 株式会社フローディア

发明人： 品川　裕 ,  川嶋　泰彦 ,  葛西　秀男 ,  櫻井　良多郎 ,  谷口　泰弘 ,  戸谷　達郎 ,  奥山　幸祐

IPC分类号： H01L21/336 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： G11C16/04 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

摘要： 　量子トンネル効果によって電荷蓄積層（EC）に電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極（MG）と対向した領域のメモリウェル（MPW）と、ビット線（BL1）との電気的な接続を第1選択ゲート構造体（5）により遮断するのに必要な電圧値や、メモリゲート電極（MG）と対向した領域のメモリウェル（MPW）と、ソース線（SL）との電気的な接続を第2選択ゲート構造体（6）により遮断するのに必要な電圧値にまで、ビット線（BL1）およびソース線（SL）の電圧値を下げることができるので、これらビット線（BL1）およびソース線（SL）での電圧低減に合わせて、第1選択ゲート構造体（5）の第1選択ゲート絶縁膜（30）や、第2選択ゲート構造体（6）の第2選択ゲート絶縁膜（33）の各膜厚を薄くでき、その分、高速動作を実現し得る。また、ビット線（BL1）やソース線（SL）での電圧低減に応じて、メモリセル（2a）を制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる、メモリセルおよび不揮発性半導体記憶装置を提案する。

摘要翻译： 提出了存储单元和非易失性半导体存储装置。 可以将位线（BL1）和源极线（SL）的电压值降低到第一选择栅极结构体（5）所需的电压值，以阻挡存储器阱（MPW）之间的电连接 面对存储栅电极（MG）和位线（BL1），或者降低到第二选择栅极结构体（6）所需的电压值以阻挡存储器阱（MPW）之间的电连接，该区域 面对存储栅电极（MG）和源极线（SL），而不受通过量子隧道效应将电荷注入电荷累积层（EC）所需的电荷累积栅极电压的约束。 因此，第一选择栅极结构体（5）的第一选择栅极绝缘膜（30）或第二选择栅极结构体（6）的第二选择栅极绝缘膜（33）的膜厚可以根据 在位线（BL1）和源极线（SL）中的电压降低，并且可以将操作速度增加相应的程度。 此外，根据位线（BL1）或源极线（SL）的电压降低，场效晶体管的栅极绝缘膜的膜厚也可以在用于控制存储单元的外围电路中减小 （2a），使外围电路的面积减少相应的量。

公开(公告)号：WO2016099472A1

公开(公告)日：2016-06-23

申请号：PCT/US2014/070744

申请日：2014-12-17

申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

发明人： GIBSON, Gary ,  WILLIAMS, Stanley

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： G11C13/0069 ,  G11C13/0007 ,  G11C2013/008 ,  G11C2213/15 ,  G11C2213/52 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/128 ,  H01L45/146

摘要： A memristor includes a bottom electrode, a top electrode, and an active region disposed therebetween. The active region has an electrically conducting filament in an electrically insulating medium, extending between the bottom electrode and the top electrode. The memristor further includes a temperature gradient element for controlling switching.

摘要翻译： 忆阻器包括底部电极，顶部电极和设置在它们之间的有源区域。 有源区在电绝缘介质中具有导电丝，在底电极和顶电极之间延伸。 忆阻器还包括用于控制切换的温度梯度元件。

公开(公告)号：WO2016077383A2

公开(公告)日：2016-05-19

申请号：PCT/US2015/060010

申请日：2015-11-10

申请人： SILICON STORAGE TECHNOLOGY, INC.

发明人： TRAN, Hieu, Van ,  NGUYEN, Hung, Quoc ,  DO, Nhan

IPC分类号： H01L29/423 ,  H01L29/788 ,  H01L27/115

CPC分类号： H01L27/11526 ,  G11C16/0408 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/7881

摘要： A memory device with memory cell pairs each having a single continuous channel region, first and second floating gates over first and second portions of the channel region, an erase gate over a third portion of the channel region between the first and second channel region portions, and first and second control gates over the first and second floating gates. For each of the pairs of memory cells, the first region is electrically connected to the second region of an adjacent pair of memory cells in the same active region, and the second region is electrically connected to the first region of an adjacent pair of the memory cells in the same active region.

摘要翻译： 具有存储器单元对的存储器件，每个存储器单元对具有单个连续的沟道区，在沟道区的第一和第二部分上方的第一和第二浮栅，在沟道区的第三部分上方的擦除栅 第一和第二沟道区部分以及第一和第二浮栅之上的第一和第二控制栅极。 对于每对存储器单元，第一区域电连接到相同有源区域中的相邻存储器单元对的第二区域，并且第二区域电连接到存储器的相邻对的第一区域 细胞在同一个活动区域。

公开(公告)号：WO2016076955A1

公开(公告)日：2016-05-19

申请号：PCT/US2015/052712

申请日：2015-09-28

申请人： SANDISK TECHNOLOGIES, INC.

发明人： BAENNINGER, Matthias ,  PACHAMUTHU, Jayavel ,  ALSMEIER, Johann

IPC分类号： H01L27/115 ,  H01L23/00

CPC分类号： H01L29/7846 ,  H01L23/562 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

摘要： A monolithic three dimensional NAND string includes a plurality of control gate electrodes extending substantially parallel to a major surface of a substrate, and at least one trench extending substantially perpendicular to the major surface of the substrate. The trench is filled with at least a first trench material and a second trench material. The first trench material includes a material under a first magnitude of a first stress type, and the second trench material includes a material under no stress, a second stress type opposite the first stress type, or a second magnitude of the first stress type lower than the first magnitude of the first stress type to offset warpage of the substrate due to the stress imposed by at least one of the first trench material or the plurality of control gate electrodes on the substrate.

摘要翻译： 单片三维NAND串包括基本上平行于衬底的主表面延伸的多个控制栅极电极以及基本上垂直于衬底主表面延伸的至少一个沟槽。 沟槽填充有至少第一沟槽材料和第二沟槽材料。 第一沟槽材料包括第一应力类型的第一大小的材料，第二沟槽材料包括无应力的材料，与第一应力类型相反的第二应力类型或低于第一应力类型的第一应力类型的第二应力类型 第一应力类型的第一大小，以抵消由于基板上的至少一个第一沟槽材料或多个控制栅电极施加的应力而导致的基板的翘曲。

公开(公告)号：WO2016069166A1

公开(公告)日：2016-05-06

申请号：PCT/US2015/052718

申请日：2015-09-28

申请人： SANDISK TECHNOLOGIES, INC.

发明人： RABKIN, Peter

IPC分类号： H01L27/115 ,  H01L29/792 ,  H01L29/788 ,  H01L29/66

CPC分类号： H01L27/11524 ,  H01L27/11519 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/408 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926

摘要： The band gap structure of a tunneling dielectric can be tailored to facilitate programming and erasing of stored information, while enhancing charge storage during states without electrical bias between a semiconductor channel and charge storage elements. The tunneling dielectric includes a layered stack including at least, from outside to inside, a dielectric metal oxide layer and a silicon oxide layer. Upon application of electrical bias for programming or erasing, the band gap structure of the tunneling dielectric provides a lower tunneling barrier than an ONO stack of a comparable effective oxide thickness. Additionally, due to higher capacitive coupling to the channel with high-k metal oxide layer(s) in the tunneling dielectric, the efficiency of program, erase and read operations can be improved. During a zero-bias state, the tunneling dielectric can provide a higher energy barrier than the ONO stack, thereby providing enhanced data retention than the ONO stack.

摘要翻译： 可以调整隧道电介质的带隙结构以便于存储的信息的编程和擦除，同时在半导体通道和电荷存储元件之间没有电偏压的状态下增强电荷存储。 隧道电介质包括至少包括介电金属氧化物层和氧化硅层的外部至内部的层叠堆叠。 在施加用于编程或擦除的电偏压时，隧道电介质的带隙结构提供比具有相当的有效氧化物厚度的ONO堆叠更低的隧道势垒。 此外，由于在隧道电介质中具有高k金属氧化物层的沟道的较高的电容耦合，可以提高编程，擦除和读取操作的效率。 在零偏置状态期间，隧道电介质可以提供比ONO堆叠更高的能量势垒，从而提供比ONO堆叠增强的数据保持。