公开(公告)号：WO2013001076A1

公开(公告)日：2013-01-03

申请号：PCT/EP2012/062744

申请日：2012-06-29

Applicant: KHALID, Waqas

Inventor： KHALID, Waqas

IPC: H01J9/02 ,  H01J1/304

CPC classification number: H01L23/53276 ,  H01J1/3044 ,  H01J9/025 ,  H01L21/76886 ,  H01L23/525 ,  H01L2924/0002 ,  Y02B10/12 ,  H01L2924/00

Abstract: A method for manufacturing of a device (300, 410-412) comprising a substrate (201) comprising a plurality of sets of nanostructures (207) arranged on the substrate, wherein each of the sets of nanostructures is individually electrically addressable, the method comprising the steps of: providing (101) the substrate (200) having a first (202) face, the substrate having an insulating layer (210) comprising an insulating material arranged on the first face (202) of the substrate forming an interface (203) between the insulating layer and the substrate; providing (102) a plurality of stacks (204) on the substrate, the stacks being spaced apart from each other, wherein each stack comprises a first conductive layer (205) comprising a first conductive material and a second conductive layer (206) comprising a second conductive material different from the first material, the second conductive layer being arranged on the first conductive layer for catalyzing nanostructure growth; heating (103) the substrate having the plurality of stacks arranged thereon in a reducing atmosphere to enable formation of nanostructures on the second conductive material; heating (103) the substrate having the plurality of stacks (204) arranged thereon in an atmosphere such that nanostructures (207) are formed on the second layer (206); wherein the insulating material and the first conductive material are selected such that during the heating steps, the first conductive material interacts with the insulating material to form an electrically conductive portion (208) within the insulating layer (201) below each of the stacks (204), wherein the electrically conductive portion comprises a mixture of the first conductive material and the insulating material and/or reaction adducts thereof.

Abstract translation: 一种用于制造装置（300,410-412）的方法，包括：衬底（201），其包括布置在所述衬底上的多组纳米结构（207），其中所述纳米结构组中的每一组都可单独地电寻址，所述方法包括 提供（101）具有第一（202）面的衬底（200）的步骤，所述衬底具有绝缘层（210），所述绝缘层包括布置在所述衬底的所述第一面（202）上的绝缘材料，形成界面（203 ）在绝缘层和衬底之间; 在所述衬底上提供（102）多个堆叠（204），所述堆叠彼此间隔开，其中每个堆叠包括第一导电层（205），所述第一导电层包括第一导电材料和第二导电层（206） 第二导电材料不同于第一材料，第二导电层布置在第一导电层上用于催化纳米结构生长; 在还原气氛中加热（103）具有布置在其上的多个堆叠的衬底，以使得能够在第二导电材料上形成纳米结构; 在空气中加热（103）具有布置在其上的多个堆叠（204）的衬底，使得纳米结构（207）形成在第二层（206）上; 其中所述绝缘材料和所述第一导电材料被选择为使得在所述加热步骤期间，所述第一导电材料与所述绝缘材料相互作用以在所述绝缘层（201）内的每个所述堆叠（204）下方形成导电部分（208） ），其中所述导电部分包括所述第一导电材料和所述绝缘材料的混合物和/或其反应加合物。

公开(公告)号：WO2012176390A1

公开(公告)日：2012-12-27

申请号：PCT/JP2012/003710

申请日：2012-06-06

Applicant: パナソニック株式会社 ,  坂田 祐輔 ,  森 三佳 ,  廣瀬 裕 ,  益田 洋司 ,  栗山 仁志 ,  宮川 良平

Inventor： 坂田　祐輔 ,  森　三佳 ,  廣瀬　裕 ,  益田　洋司 ,  栗山　仁志 ,  宮川　良平

IPC: H01L27/146 ,  H01L21/768 ,  H04N5/357 ,  H04N5/369

CPC classification number: H01L27/14806 ,  H01L21/76886 ,  H01L23/485 ,  H01L27/1463 ,  H01L27/14643 ,  H01L27/14665 ,  H01L2924/00 ,  H01L2924/0002

Abstract: 　本発明に係る固体撮像装置は、半導体基板（１０１）の上方に形成された第１電極（１１３）と、第１電極（１１３）上に形成され、光を信号電荷に光電変換する光電変換膜（１１４）と、光電変換膜（１１４）上に形成された第２電極（１１５）と、第１電極（１１３）に電気的に接続されており、光電変換膜（１１４）により光電変換された信号電荷を蓄積する電荷蓄積領域（１０４）と、電荷蓄積領域（１０４）に蓄積されている信号電荷を増幅する増幅トランジスタ（１０８ａ）と、電荷蓄積領域（１０４）をリセットするリセットゲート電極と、第１電極（１１３）と電荷蓄積領域（１０４）とを電気的に接続するために用いられ、電荷蓄積領域（１０４）に直接接する、半導体材料で構成されているコンタクトプラグ（１０７）とを備える。

Abstract translation: 本发明的固体摄像装置包括形成在半导体衬底（101）上的第一电极（113），形成在第一电极（113）的顶部上的光电转换膜（114），用于将光线光电转换成信号 电荷，形成在光电转换膜（114）的顶部上的第二电极（115），电连接到第一电极（113）的电荷存储区域（104），用于存储由光电转换膜（114）光电转换的信号电荷 ），用于放大存储在电荷存储区域（104）中的信号电荷的放大晶体管（108a），用于复位电荷存储区域（104）的复位栅电极和由半导体材料制成的接触插塞（107） 与用于将第一电极（113）电连接到电荷存储区域（104）的电荷存储区域（104）直接接触。

公开(公告)号：WO2009098745A1

公开(公告)日：2009-08-13

申请号：PCT/JP2008/003584

申请日：2008-12-04

Applicant: パナソニック株式会社 ,  矢野尚

Inventor： 矢野尚

IPC: H01L21/3205 ,  H01L23/52

CPC classification number: H01L23/53238 ,  H01L21/76825 ,  H01L21/76829 ,  H01L21/7684 ,  H01L21/76849 ,  H01L21/76859 ,  H01L21/76867 ,  H01L21/76886 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　基板上に形成された層間絶縁膜１内上部に配線溝２を形成する工程（ａ）と、工程（ａ）の後に、配線溝２内及び層間絶縁膜１上にバリアメタル膜３を形成する工程（ｂ）と、工程（ｂ）の後に、配線溝２内に銅５を埋め込み、配線を形成する工程（ｃ）と、工程（ｃ）の後に、Ｓｉ及びＮを層間絶縁膜１及び配線に注入する工程（ｄ）と、工程（ｄ）の後に、層間絶縁膜１上のバリアメタル膜３を除去する工程（ｅ）とを有する。

Abstract translation: 制造半导体器件的方法具有在形成于基板上的层间绝缘膜（1）的上部形成配线槽（2）的工序（a） 在步骤（a）之后在布线槽（2）和层间绝缘膜（1）上形成阻挡金属膜（3）的步骤（b）; 在步骤（b）之后通过在布线槽（2）中嵌入铜（5）形成布线的步骤（c）; 在层间绝缘膜（1）中注入Si和N的步骤（d）和步骤（c）之后的布线; 以及在步骤（d）之后去除层间绝缘膜（1）上的阻挡金属膜（3）的步骤（e）。

公开(公告)号：WO2009049963A1

公开(公告)日：2009-04-23

申请号：PCT/EP2008/061704

申请日：2008-09-04

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  RADENS, Carl, John ,  DORIS, Bruce ,  STRANE, Jay, William ,  STAMPER, Anthony

Inventor： RADENS, Carl, John ,  DORIS, Bruce ,  STRANE, Jay, William ,  STAMPER, Anthony

IPC: H01L21/285 ,  H01L21/308 ,  H01L21/768

CPC classification number: H01L21/28518 ,  B81B2207/07 ,  B81C1/00095 ,  B81C2201/0149 ,  H01L21/3086 ,  H01L21/76886 ,  H01L23/485 ,  H01L23/5226 ,  H01L29/41766 ,  H01L29/665 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Self-assembled polymer technology is used to form at least one ordered nanosized pattern within material that is present in a conductive contact region of a semiconductor structure. The material having the ordered, nanosized pattern is a conductive material of an interconnect structure or semiconductor source and drain diffusion regions of a field effect transistor. The presence of the ordered, nanosized pattern material within the contact region increases the overall area (i.e., interface area) for subsequent contact formation which, in turn, reduces the contact resistance of the structure. The reduction in contact resistance in turn improves the flow of current through the structure. In addition to the above, the inventive methods and structures do not affect the junction capacitance of the structure since the junction area remains unchanged.

Abstract translation: 自组装聚合物技术用于在存在于半导体结构的导电接触区域中的材料内形成至少一个有序的纳米尺度图案。 具有有序纳米尺寸图案的材料是场效应晶体管的互连结构或半导体源和漏极扩散区的导电材料。 在接触区域内有序的纳米尺寸图案材料的存在增加了用于随后的接触形成的总面积（即，界面面积），这又降低了结构的接触电阻。 接触电阻的降低又改善了通过结构的电流的流动。 除了上述之外，本发明的方法和结构不影响结构的结电容，因为结面积保持不变。

公开(公告)号：WO2008085686A2

公开(公告)日：2008-07-17

申请号：PCT/US2007088266

申请日：2007-12-20

Applicant: IBM ,  LIU YAOCHANG ,  CHIDAMBARRAO DURESETI ,  RIM KERN ,  GLUSCHENKOV OLEG ,  MO RENEE T ,  HOLT JUDSON R

Inventor： LIU YAOCHANG ,  CHIDAMBARRAO DURESETI ,  RIM KERN ,  GLUSCHENKOV OLEG ,  MO RENEE T ,  HOLT JUDSON R

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823864 ,  H01L21/76886 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/3279 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: While embedded silicon germanium alloy and silicon carbon alloy provide many useful applications, especially for enhancing the mobility of MOSFETs through stress engineering, formation of alloyed suicide on these surfaces degrades device performance. The present invention provides structures and methods for providing unalloyed suicide on such silicon alloy surfaces placed on semiconductor substrates. This enables the formation of low resistance contacts for both mobility enhanced PFETs with embedded SiGe and mobility enhanced NFETs with embedded Si:C on the same semiconductor substrate. Furthermore, this invention provides methods for thick epitaxial silicon alloy, especially thick epitaxial Si:C alloy, above the level of the gate dielectric to increase the stress on the channel on the transistor devices.

Abstract translation: 虽然嵌入式硅锗合金和硅碳合金提供了许多有用的应用，特别是通过应力工程增强MOSFET的迁移率，在这些表面上形成合金化硅化物降低了器件性能。 本发明提供了在放置在半导体衬底上的硅合金表面上提供非合金硅化物的结构和方法。 这使得能够在具有嵌入式SiGe的迁移率增强的PFET和在同一半导体衬底上具有嵌入的Si：C的迁移率增强的NFET形成低电阻触点。 此外，本发明提供了在栅极电介质的电平之上的厚外延硅合金，特别是厚的外延Si：C合金的方法，以增加晶体管器件上的沟道上的应力。

公开(公告)号：WO2008078649A1

公开(公告)日：2008-07-03

申请号：PCT/JP2007/074543

申请日：2007-12-20

Applicant: 日本電気株式会社 ,  植木 誠 ,  山本 博規 ,  林 喜宏 ,  伊藤 文則 ,  福本 能之

Inventor： 植木 誠 ,  山本 博規 ,  林 喜宏 ,  伊藤 文則 ,  福本 能之

IPC: H01L21/768 ,  H01L21/312 ,  H01L23/522

CPC classification number: H01L21/31633 ,  C23C16/30 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/022 ,  H01L21/02203 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/3122 ,  H01L21/31695 ,  H01L21/76807 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76835 ,  H01L21/76849 ,  H01L21/76856 ,  H01L21/76867 ,  H01L21/76883 ,  H01L21/76886 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 【課題】　配線の信頼性劣化を抑制し、配線の実効誘電率を低減する。 【解決手段】　半導体装置の銅含有配線がバリア絶縁膜で被覆されており、前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分を含有するものである。前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆する。したがって、本発明によれば、銅含有配線の信頼性を劣化させることなく、配線間容量を低減でき、そのため、高速、低消費電力なＬＳＩを実現できる。

Abstract translation: 本发明旨在抑制布线的可靠性的劣化并降低布线的有效介电常数。 具体公开了一种半导体器件，其中含铜布线被阻挡绝缘膜覆盖，并且阻挡绝缘膜含有含有不饱和烃和无定形碳的有机二氧化硅成分。 也就是说，含有铜的布线被具有含有不饱和烃和无定形碳的有机二氧化硅结构的阻隔绝缘膜覆盖。 因此，在不劣化含铜布线的可靠性的情况下降低线间电容，从而实现低功耗的高速LSI。

公开(公告)号：WO2007060640A2

公开(公告)日：2007-05-31

申请号：PCT/IB2006/054445

申请日：2006-11-27

Applicant: NXP B.V. ,  BESLING, Wim, F., A. ,  VANYPRE, Thomas

Inventor： BESLING, Wim, F., A. ,  VANYPRE, Thomas

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L23/53295 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76856 ,  H01L21/76867 ,  H01L21/76886 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: A method of forming a capping layer on a copper interconnect line (14). The method comprises providing a layer (20) of Aluminium over the interconnect line (14) and the dielectric layer (10) in which it is embedded. This may be achieved by deposition or chemical exposure. The structure is then subjected to a process, such as annealing or further chemical exposure, in an environment containing, for example, Nitrogen atoms, so as to cause indiffusion of Al into the copper line (14) and nitridation to form a diffusion barrier 26 of the intermetallic compound CuAlN.

Abstract translation: 一种在铜互连线（14）上形成覆盖层的方法。 该方法包括在互连线（14）和其所嵌入的介电层（10）上提供铝层（20）。 这可以通过沉积或化学暴露来实现。 然后在含有例如氮原子的环境中对该结构进行诸如退火或进一步化学暴露的处理，从而引起Al向铜线（14）内扩散和氮化以形成扩散阻挡层26 的金属间化合物CuAlN。

公开(公告)号：WO2006102046A1

公开(公告)日：2006-09-28

申请号：PCT/US2006/009661

申请日：2006-03-16

Applicant: INTEL CORPORATION ,  KOBRINSKY, Mauro ,  HE, Jun ,  O'BRIEN, Kevin ,  ZHOU, Ying ,  RAMANATHAN, Shriram

Inventor： KOBRINSKY, Mauro ,  HE, Jun ,  O'BRIEN, Kevin ,  ZHOU, Ying ,  RAMANATHAN, Shriram

IPC: H01L21/98 ,  B23K35/30

CPC classification number: H01L21/76867 ,  B23K35/302 ,  H01L21/76852 ,  H01L21/76885 ,  H01L21/76886 ,  H01L21/76888 ,  H01L24/11 ,  H01L24/16 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/05139 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05547 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/13147 ,  H01L2224/81801 ,  H01L2224/81894 ,  H01L2224/9202 ,  H01L2225/06513 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01068 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2224/48 ,  H01L2924/013

Abstract: A method of forming self-passivating interconnects. At least one of two mating bond structures (213, 223) is formed, at least in part, from an alloy of a first metal and a second metal (or other element) . The second metal is capable of migrating through the first metal to free surfaces of the mating bond structures. During bonding, the two mating bond structures (213, 223) are bonded together to form an interconnect, and the second metal segregates to free surfaces of this interconnect to form a passivation layer (240) . Other embodiments are described and claimed.

Abstract translation: 一种形成自钝化互连的方法。 至少部分地由第一金属和第二金属（或其他元素）的合金形成两个配对结合结构（213,223）中的至少一个。 第二金属能够通过第一金属迁移到配合结合结构的自由表面。 在接合期间，两个配对结合结构（213,223）被结合在一起以形成互连，并且第二金属分离到该互连的自由表面以形成钝化层（240）。 描述和要求保护其他实施例。

公开(公告)号：WO2005045923A1

公开(公告)日：2005-05-19

申请号：PCT/US2004/035073

申请日：2004-10-22

Applicant: INTEL CORPORATION ,  DUBIN, Valery ,  CHEBIAM, Ramanan

Inventor： DUBIN, Valery ,  CHEBIAM, Ramanan

IPC: H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76849 ,  H01L21/76867 ,  H01L21/76886 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method and apparatus for a semiconductor device having a semiconductor device having increased conductive material reliability is described. That method and apparatus comprises forming a conductive path on a substrate. The conductive path made of a first material. A second material is then deposited on the conductive path. Once the second material is deposited on the conductive path, the diffusion of the second material into the conductive path is facilitated. The second material has a predetermined solubility to substantially diffuse to grain boundaries within the first material.

Abstract translation: 描述了具有导电材料可靠性增加的半导体器件的半导体器件的方法和装置。 该方法和装置包括在衬底上形成导电路径。 由第一材料制成的导电路径。 然后将第二材料沉积在导电路径上。 一旦第二材料沉积在导电路径上，则促进了第二材料进入导电路径的扩散。 第二材料具有预定的溶解度以基本上扩散到第一材料内的晶界。

公开(公告)号：WO9963590A9

公开(公告)日：2000-05-25

申请号：PCT/US9911272

申请日：1999-05-21

Applicant: APPLIED MATERIALS INC

Inventor： BHAN MOHAN K ,  CHEN LING ,  ZHENG BO ,  JONES JUSTIN ,  GANGULI SESHADRI ,  LEVINE TIMOTHY ,  WILSON SAMUEL ,  CHANG MEI

IPC: C23C16/18 ,  C23C16/56 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/52

CPC classification number: H01L21/76862 ,  C23C16/18 ,  C23C16/56 ,  H01L21/76843 ,  H01L21/76864 ,  H01L21/76868 ,  H01L21/76876 ,  H01L21/76886

Abstract: A method for reducing the resistivity of a copper layer on a wafer. A moisture containing seed layer of copper is formed over a layer of material on a wafer. The copper seed layer is treated by either heat or ions from a plasma to anneal out moisture thereby reducing its resistivity and improving its adhesion to the underlying layer. A moisture free copper layer is then deposited on top of the "clean" or treated copper seed layer.

Abstract translation: 一种降低晶片上铜层电阻率的方法。 在晶片上的一层材料上形成含水分的铜种籽层。 铜种子层通过来自等离子体的热或离子来处理以退出水分，从而降低其电阻率并改善其与下层的粘附性。 然后将无水分的铜层沉积在“干净”或处理的铜籽晶层的顶部。