公开(公告)号：CN1230904C

公开(公告)日：2005-12-07

申请号：CN01143671.9

申请日：2001-12-17

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L27/10 ,  H01L27/112 ,  H01L21/8247 ,  G11C5/02 ,  G11C16/02

CPC classification number: H01L27/11568 ,  G11C16/0475 ,  H01L27/115 ,  H01L27/11521

Abstract: 本发明的课题的目的在于得到能抑制擦除时的干扰不良现象发生的非易失性半导体存储器。位线BL在矩阵的列方向上延伸而被形成。在沟道区CH上形成了栅电极9。非易失性半导体存储器具备互相连接栅电极9与字线用的栓10。各行的字线分别具有2条子字线WL.子字线WL1a、WL1b和子字线WL2a、2b分别是属于同一行的子字线。子字线WL1a与栓1012、1014接触，子字线WL1b与栓1011、1013接触，子字线WL2a与栓1022、1024接触，子字线WL2b与栓1021、1023接触。

公开(公告)号：CN1193374C

公开(公告)日：2005-03-16

申请号：CN01142498.2

申请日：2001-11-30

Applicant: 三菱电机株式会社

Inventor： 国清辰也 ,  永久克己 ,  前田茂伸

IPC: G11C13/00

CPC classification number: B82Y10/00 ,  G11C11/15 ,  G11C11/16 ,  H01L2224/16 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01025 ,  H01L2924/01039 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 磁存储装置与磁基片，提供一种降低写入时的耗电的MRAM，同时，提供一种降低擦除和写入花费的时间的MRAM。把彼此平行设置的多个位线BL1配置成在相互平行配置的多个字线WL1的上部交叉。在字线和位线夹持的各交点上形成MRAM单元MC2。把各MRAM单元MC3配置成用箭头表示的易磁化轴相对位线和字线倾斜45度。

公开(公告)号：CN1577619A

公开(公告)日：2005-02-09

申请号：CN200410064300.2

申请日：2001-11-30

Applicant: 三菱电机株式会社

Inventor： 国清辰也 ,  永久克已 ,  前田茂伸

IPC: G11C11/16 ,  G11C7/00

CPC classification number: B82Y10/00 ,  G11C11/15 ,  G11C11/16 ,  H01L2224/16 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01025 ,  H01L2924/01039 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供了一种磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主字线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，所述多个字线分别连接于分别设置在所述多个主字线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主字线之一与所述多个存储器单元阵列选择线之一。

公开(公告)号：CN1162914C

公开(公告)日：2004-08-18

申请号：CN01122482.7

申请日：2001-07-10

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L27/11 ,  H01L21/8244 ,  G11C11/4197

CPC classification number: G11C8/16 ,  G11C11/413

Abstract: 本发明的课题是提供既可迅速地进行使记忆内容反转的写入、又可减少不需要的功耗的存储器。晶体管MN9、MN10串联连接在节点N1与写入位线41之间。晶体管MN9、MN10的栅分别与写入控制线44和写入字线31连接。写入控制线44供给与写入位线41、互补写入位线42的“异或”运算值相当的电位。通过预先将写入工作中不使用的写入位线41、互补写入位线42预充电为相同的电位，晶体管MN9关断。

公开(公告)号：CN1160773C

公开(公告)日：2004-08-04

申请号：CN00131478.5

申请日：2000-10-20

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/3205

CPC classification number: H01L21/76814 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76808 ,  H01L21/76819 ,  H01L21/76825 ,  H01L21/7684 ,  H01L21/76843 ,  H01L23/53238 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 降低相邻布线间产生的布线电容，获得半导体器件的制造方法。在形成TEOS膜(1)后，通过CVD法或PVD法，在TEOS膜(1)上形成FSG膜(2)。而且，为了稀有气体原子可进入膜中，继续FSG膜的CVD或PVD，形成稀有气体原子含有层(3)。接着，以稀有气体原子含有层(3)上形成的抗蚀剂(4)用作掩模，顺序地腐蚀稀有气体原子含有层(3)和FSG膜(2)。然后，在除去抗蚀剂(4)后，在整个表面上形成阻挡金属(6)和铜膜(7)。接着，通过CMP法，顺序地研磨除去铜膜和阻挡金属(6)，直至稀有气体原子含有层(3)的上表面露出。由此，作为未被研磨的残留铜膜(7)，形成填充沟(5)内的铜布线(9)。

公开(公告)号：CN1467807A

公开(公告)日：2004-01-14

申请号：CN03104175.2

申请日：2003-02-12

Applicant: 三菱电机株式会社

Inventor： 冈垣健 ,  谷泽元昭 ,  国清辰也

IPC: H01L21/66

CPC classification number: G01R27/2605

Abstract: 本发明提供即使产生无法忽视测定对象电容的泄漏电流，也可以测定正确电容值的电容值测定方法。在步骤S1，采用正常的PMOS栅极电位Gp1作为以一定周期控制PMOS晶体管MP1及MP2的导通/截止的PMOS栅极电位Gp，测定测试电流ICnorm。在步骤S2，采用“L”期间及下降时间为正常PMOS栅极电位Gp1的等比倍的导通时间等比倍PMOS栅极电位Gp2，作为PMOS栅极电位Gp，测出电流ICrat。在步骤S3，根据电流ICnorm及电流ICrat，除去泄漏电流IRt，计算出仅由电容电流ICt构成的电容电流CIC的电流量。在步骤S5，根据电容电流CIC及步骤S4求出的充电频率frat，求出目标电容CCt。

公开(公告)号：CN1368735A

公开(公告)日：2002-09-11

申请号：CN01142498.2

申请日：2001-11-30

Applicant: 三菱电机株式会社

Inventor： 国清辰也 ,  永久克己 ,  前田茂伸

IPC: G11C13/00

CPC classification number: B82Y10/00 ,  G11C11/15 ,  G11C11/16 ,  H01L2224/16 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01025 ,  H01L2924/01039 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 磁存储装置与磁基片,提供一种降低写入时的耗电的MRAM,同时,提供一种降低擦除和写入花费的时间的MRAM。把彼此平行设置的多个位线BL1配置成在相互平行配置的多个字线WL1的上部交叉。在字线和位线夹持的各交点上形成MRAM单元MC2。把各MRAM单元MC3配置成用箭头表示的易磁化轴相对位线和字线倾斜45度。

公开(公告)号：CN1340862A

公开(公告)日：2002-03-20

申请号：CN01116581.2

申请日：2001-04-13

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L29/78

CPC classification number: H01L21/28202 ,  H01L21/28247 ,  H01L21/3003 ,  H01L21/76224 ,  H01L21/76254 ,  H01L29/4908 ,  H01L29/513 ,  H01L29/518

Abstract: 本发明的第1目的是提供具有在与氧化硅膜相比可减薄膜厚并且防止了性能变坏的栅绝缘膜的系统化的半导体装置,第2目的是提供通过提高元件隔离绝缘膜或SOI衬底内的埋入氧化膜的抗热载流子的性能来提高可靠性的半导体装置。本发明的半导体装置具备由在硅衬底1上按下述顺序设置的包含重氢的氧化硅膜111和包含重氢的氮化硅膜121这2层膜构成的栅绝缘膜。

公开(公告)号：CN1323059A

公开(公告)日：2001-11-21

申请号：CN00135979.7

申请日：2000-12-15

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28247 ,  H01L21/2807 ,  H01L21/28518 ,  H01L29/4966

Abstract: 关于具备多晶硅金属栅的半导体装置,可得到即使在导入到半导体膜内的杂质扩散到阻挡膜内的情况下也能抑制栅电阻的上升的半导体装置的制造方法。首先,在硅衬底1上按顺序形成氧化硅膜2和掺杂多晶硅膜3b。其次,在掺杂多晶硅膜3b上形成掺杂多晶硅－锗膜6b,作为其杂质的激活率比多晶硅的杂质的激活率高的膜。其次,在掺杂多晶硅－锗膜6b上按顺序形成阻挡膜7、金属膜8和阻挡膜9。

公开(公告)号：CN1304172A

公开(公告)日：2001-07-18

申请号：CN00131478.5

申请日：2000-10-20

Applicant: 三菱电机株式会社

Inventor： 国清辰也

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/3205

CPC classification number: H01L21/76814 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76808 ,  H01L21/76819 ,  H01L21/76825 ,  H01L21/7684 ,  H01L21/76843 ,  H01L23/53238 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 降低相邻布线间产生的布线电容,获得半导体器件的制造方法。在形成TEOS膜1后,通过CVD法或PVD法,在TEOS膜1上形成FSG膜2。而且,为了稀有气体原子可进入膜中,继续FSG膜的CVD或PVD,形成稀有气体原子含有层3。接着,以稀有气体原子含有层3上形成的抗蚀剂4用作掩模,顺序地腐蚀稀有气体原子含有层3和FSG膜2。然后,在除去抗蚀剂4后,在整个表面上形成阻挡金属6和铜膜7。接着,通过CMP法,顺序地研磨除去铜膜和阻挡金属6,直至稀有气体原子含有层3的上表面露出。由此,作为未被研磨的残留铜膜7,形成填充沟5内的铜布线9。