公开(公告)号：CN100446242C

公开(公告)日：2008-12-24

申请号：CN200510129101.X

申请日：2005-08-17

Applicant: 株式会社东芝

Inventor： 滨崎浩史 ,  古山英人 ,  沼田英夫 ,  田窪知章

IPC: H01L25/00 ,  H01L23/488 ,  H01L31/12 ,  G02B6/42

CPC classification number: H01L2924/0002 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 本发明的一种实施方式，提供一种带有接口模块的LSI封装，其特征在于，具备：装载信号处理LSI并具有安装板连接用电端子的内插板、以及具有用于对高速信号进行外部布线的传输线路和与安装板连接用插座对应的插座连接用电端子的接口模块；其中，上述内插板和上述接口模块分别具有环形电极和平板电极中的至少任意一个；上述内插板和上述接口模块通过利用上述环形电极和上述平板电极中的至少任意一个进行感应耦合、静电耦合以及它们的复合耦合而进行电连接。

公开(公告)号：CN1758430A

公开(公告)日：2006-04-12

申请号：CN200510102531.2

申请日：2005-09-08

Applicant: 株式会社东芝

Inventor： 沼田英夫 ,  江泽弘和 ,  田窪知章 ,  高桥健司 ,  青木秀夫 ,  原田享 ,  金子尚史 ,  池上浩 ,  松尾美惠 ,  大村一郎

IPC: H01L23/00 ,  H01L23/12 ,  H01L23/48 ,  H01L25/00 ,  H01L25/065 ,  H01L21/768 ,  H01L21/60 ,  H01L21/48

CPC classification number: H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/15311

Abstract: 本发明的半导体器件，具备：具有贯通孔的半导体基板；在上述贯通孔的内面上形成的第1绝缘树脂层；在上述半导体基板的表背面中的至少一方的面上形成的第2绝缘树脂层；以及在上述贯通孔内以至少把上述半导体基板的表背两面间连接起来的方式连续地形成，而且，已借助于上述第1绝缘树脂层与上述贯通孔的内面绝缘的第1导电体层。在第2绝缘树脂层上，可以具备已与贯通孔内的第1导电体层电连的第2导电体层(布线图形)。可以得到在贯通孔内形成、构成连接插塞等的导电体层的绝缘可靠性高，适合于多芯片封装体等的半导体器件。连接半导体基板的表背间的导电体层和绝缘层的形成性高，可以削减形成成本。

公开(公告)号：CN1734758A

公开(公告)日：2006-02-15

申请号：CN200510090242.5

申请日：2005-08-10

Applicant: 株式会社东芝

Inventor： 沼田英夫 ,  田窪知章 ,  古山英人 ,  滨崎浩史

IPC: H01L23/488

CPC classification number: H01L23/66 ,  G02B6/43 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01R4/027 ,  H01R43/0249 ,  H05K1/0231 ,  H05K1/0263 ,  H05K1/181 ,  H05K1/184 ,  H05K2201/09072 ,  H05K2201/10015 ,  H05K2201/10492 ,  H05K2201/10545 ,  H05K2201/1059 ,  H05K2201/10734 ,  Y02P70/611 ,  H01L2924/00 ,  H01L2224/0401

Abstract: 具备了与外部的接口功能的LSI封装和具有这样的LSI封装的安装体，具备：具有向板的连接用导电端子的内插板；以及电和机械地连接在与配置了内插板的连接用导电端子的面相同的面上的对外部和内插板的信号输入输出进行接口的接口模块。或者，在连接了安装板的内插板的面的相反侧的面上电和机械地连接了接口模块。

公开(公告)号：CN1674223A

公开(公告)日：2005-09-28

申请号：CN200510069718.7

申请日：2005-03-25

Applicant: 株式会社东芝

Inventor： 井本孝志 ,  田窪知章 ,  细川隆治 ,  井守义久 ,  佐藤隆夫 ,  黑泽哲也 ,  桐谷美佳

IPC: H01L21/00

CPC classification number: H01L23/3142 ,  H01L23/3121 ,  H01L23/3178 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/10155 ,  H01L2924/10157 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/16152 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 一种半导体器件，其包括：半导体元件，在所述半导体元件中，在半导体衬底的表面上形成有由包括绝缘膜的多个膜层构成的层叠膜，并且层叠膜的部分被从半导体衬底的表面上去除，从而在该部分暴露出半导体衬底；安装衬底，在其上安装半导体元件；以及树脂层，其利用树脂密封半导体元件的至少一个表面。

公开(公告)号：CN1638606A

公开(公告)日：2005-07-13

申请号：CN200410101778.8

申请日：2004-12-22

Applicant: 株式会社东芝

Inventor： 山口直子 ,  青木秀夫 ,  田窪知章

IPC: H05K3/12 ,  H05K1/16

CPC classification number: H05K3/207 ,  G03G15/224 ,  G03G15/225 ,  G03G15/6585 ,  G03G15/6591 ,  H05K3/1266 ,  H05K3/246 ,  H05K3/4664 ,  H05K2201/0212 ,  H05K2201/0215 ,  H05K2201/0347 ,  H05K2203/0517

Abstract: 按照本发明的一个形态，提供下述的电子电路的制造方法：以堆叠树脂层的方式反复进行多次树脂层形成工序，在基体构件上形成全部的上述树脂层一体化了的、具有预定的厚度的树脂层，上述的树脂层形成工序具备下述工序：使感光体的表面带电的工序；在已带电的感光体的表面上形成预定的图形的静电潜像的工序；在形成了上述静电潜像的上述感光体的表面上以静电的方式附着由树脂构成的荷电粒子以形成可视像的工序；将在上述感光体的表面上形成的由上述荷电粒子构成的可视像复制到基体构件上的工序；以及使已复制到上述基体构件上的上述可视像在上述基体构件上进行定影从而在上述基体构件上形成树脂层的工序。