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公开(公告)号：CN111415904A
公开(公告)日：2020-07-14
申请号：CN202010251060.6
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L23/522 , H01L23/528 , H01L23/532 , H01L23/535 , H01L27/088 , H01L29/40 , H01L29/423 , H01L29/45 , H01L21/336
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。
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公开(公告)号：CN107403802B
公开(公告)日：2020-05-22
申请号：CN201710351861.8
申请日：2017-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 一种形成半导体结构的方法包括以下操作。栅极结构设置于半导体结构的衬底的第一有源区、第二有源区和非有源区上方。第一有源区和第二有源区由非有源区间隔开。触点设置于第一有源区和第二有源区上方。至少一个栅极通孔设置于第一有源区或第二有源区上方。所述至少一个栅极通孔与栅极结构电耦合。至少一个局域互连选择性地设置于非有源区上方，以将位于第一有源区上方的至少一个触点耦合到第二有源区上方的至少一个触点。本发明实施例涉及半导体结构及其方法。
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公开(公告)号：CN111128864A
公开(公告)日：2020-05-08
申请号：CN201911056968.5
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种设计布局的方法，包括以下操作，产生数个第一布线轨道，分配至该布局的第一彩色组。产生数个第二布线轨道，分配至该布局的第二彩色组，其中数个第一布线轨道的第一布线轨道在相邻的数个第二布线轨道的数个第二布线轨道之间。指明一彩色缝合区域，该彩色缝合区域连接数个第一布线轨道的受选第一布线轨道与该数个第二布线轨道的受选第一布线轨道，彩色缝合区域代表导电区域，导电区域通过受选第一布线轨道的一暴露部分连接第一导电元件与第二导电元件，受选第一布线轨道代表第一导电元件，受选第二布线轨道代表第二导电元件。
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公开(公告)号：CN110648911A
公开(公告)日：2020-01-03
申请号：CN201910569880.7
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311
Abstract: 本公开涉及制造半导体器件的方法。在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口，并且第一开口通过定向刻蚀沿第一轴延伸以形成凹槽图案。
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公开(公告)号：CN110647009A
公开(公告)日：2020-01-03
申请号：CN201910566208.2
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/76 , G03F7/20 , H01L21/027
Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
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Patent Agency Ranking
公开(公告)号：CN110021522A
公开(公告)日：2019-07-16
申请号：CN201811446618.5
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/78
Abstract: 半导体器件包括：掩埋金属线，设置在半导体衬底中；第一介电材料，位于掩埋金属线的第一侧壁上，和第二介电材料，位于掩埋金属线的第二侧壁上；第一多个鳍，设置为邻近掩埋金属线的第一侧壁；第二多个鳍，设置为邻近掩埋金属线的第二侧壁；第一金属栅极结构，位于第一多个鳍上和掩埋金属线上，其中第一金属栅极结构延伸穿过第一介电材料以接触掩埋金属线，以及第二金属栅极结构，位于第二多个鳍上和掩埋金属线上。本发明的实施例还涉及用于FinFET器件的掩埋金属和方法。
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公开(公告)号：CN109920788A
公开(公告)日：2019-06-21
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN109860116A
公开(公告)日：2019-06-07
申请号：CN201811183258.4
申请日：2018-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 提供了一种图案化方法。在图案化基板以形成预定图案时，减少角落圆润化的方法包括：将预定图案分为第一图案与第二图案，第一图案形成角落的第一边缘，而第二角落形成角落的第二边缘。第二图案的至少一部分与第一图案重叠，因此第一边缘与第二边缘相交以形成预定图案的角落。方法亦包括形成第一图案于基板上的第一掩模层中以露出基板，并形成第二图案于第一掩模层中以露出基板。接着蚀刻第一掩模层所露出的基板以获得图案。
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公开(公告)号：CN108122984A
公开(公告)日：2018-06-05
申请号：CN201710965516.3
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/308
Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
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公开(公告)号：CN108122833A
公开(公告)日：2018-06-05
申请号：CN201711103608.7
申请日：2017-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76897 , H01L21/02126 , H01L21/02164 , H01L21/02167 , H01L21/0217 , H01L21/02178 , H01L21/31111 , H01L21/76816 , H01L21/76832 , H01L21/76834 , H01L21/76877 , H01L21/76883 , H01L21/76885 , H01L23/5226 , H01L23/528 , H01L23/53209 , H01L23/53228 , H01L23/53257 , H01L23/53295 , H01L21/76802
Abstract: 一种自对准通孔及利用由双重沟槽约束的自对准工艺形成所述通孔来制作半导体装置的方法。所述方法包括形成第一沟槽及在所述第一沟槽中沉积第一金属。此后，所述工艺包括在第一金属之上沉积介电层，使得所述介电层的顶表面处于与第一沟槽的顶表面实质上相同的水平高度。接下来，形成第二沟槽且通过蚀刻介电层的被第一沟槽与所述第二沟槽之间的重叠区暴露出的部分来形成通孔。通孔暴露出第一金属的一部分，且在第二沟槽中沉积第二金属，使得所述第二金属电耦合到所述第一金属。
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