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公开(公告)号：CN102420215A
公开(公告)日：2012-04-18
申请号：CN201110294592.9
申请日：2011-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/308
CPC classification number: H01L23/544 , G03F1/42 , G03F9/7076 , H01L21/0337 , H01L21/0338 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。
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公开(公告)号：CN102147821A
公开(公告)日：2011-08-10
申请号：CN201010546498.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN116560175A
公开(公告)日：2023-08-08
申请号：CN202210925585.2
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及EUV光掩模及其制造方法。一种用于极紫外(EUV)光刻的光掩模，该光掩模包括用于将光掩模与EUV光刻工具对准的掩模对准标记，以及设置在掩模对准标记周围的亚分辨率辅助图案。亚分辨率辅助图案的尺寸在从10nm到50nm的范围内。
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公开(公告)号：CN108206217B
公开(公告)日：2022-12-02
申请号：CN201710465608.5
申请日：2017-06-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 提供一种用于图案化集成电路装置如鳍状场效晶体管装置的方法。例示性的方法包括形成材料层，其包含鳍状结构的阵列；以及进行鳍状物切割工艺，以移除鳍状结构的子集。鳍状结构切割工艺包含以切割图案露出鳍状结构的子集，并移除露出的鳍状结构的子集。切割图案部份地露出鳍状结构的子集的至少一鳍状结构。在鳍状物切割工艺为优先切割鳍状物的工艺的实施方式中，材料层为芯层且鳍状结构为芯。在鳍状物切割工艺为最后切割鳍状物的工艺的实施方式中，材料层为基板(或其材料层)且鳍状结构为定义于基板(或其材料层)中的鳍状物。
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Patent Agency Ranking
公开(公告)号：CN114967361A
公开(公告)日：2022-08-30
申请号：CN202210470277.5
申请日：2022-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 一种半导体处理系统包括第一光刻系统和第二光刻系统。半导体处理系统包括布局数据库，其存储表示要在晶圆中形成的特征的多个布局。半导体处理系统包括布局分析器，其分析布局并基于布局中特征的尺寸选择第一光刻系统或第二光刻系统。
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公开(公告)号：CN110967934A
公开(公告)日：2020-04-07
申请号：CN201910325048.2
申请日：2019-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 一种执行光刻工艺的方法包括提供测试图案。测试图案包括以第一间距布置的第一组线、以第一间距布置的第二组线，并且还包括在第一组线和第二组线之间的至少一条参考线。用辐射源曝光测试图案，以在衬底上形成测试图案结构，辐射源提供不对称的单极照射轮廓。然后测量测试图案结构，并且将测量的距离与光刻参数的偏移相关联。基于光刻参数的偏移来调整光刻工艺。本发明的实施例还涉及光刻工艺监测方法。
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公开(公告)号：CN105047658B
公开(公告)日：2018-04-20
申请号：CN201410770315.4
申请日：2014-12-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/027
CPC classification number: H01L21/0338 , H01L21/0274 , H01L21/0335 , H01L21/0337 , H01L21/31144 , H01L21/3212 , H01L21/32139
Abstract: 本发明提供了一种图案化半导体衬底上方的目标材料层的方法。该方法包括以下步骤：使用第一子布局在目标材料层上方形成多个第一部件，每个第一部件均具有侧壁；形成多个间隔件部件，每个间隔件部件均共形于其中一个第一部件的侧壁并具有间隔件宽度；以及使用第二子布局在目标材料层上方形成多个第二部件。该方法还包括从每个第一部件周围去除多个间隔件部件以及使用多个第一部件和多个第二部件图案化目标材料层的步骤。本文也提供了其他方法和相关联的图案化的半导体晶圆。本发明涉及用于集成电路设计和制造的方法。
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公开(公告)号：CN104765900B
公开(公告)日：2018-03-23
申请号：CN201410119998.7
申请日：2014-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/70466 , G06F17/5072 , G06F2217/12 , Y02P90/265
Abstract: 本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
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公开(公告)号：CN104037122B
公开(公告)日：2017-08-15
申请号：CN201310451248.5
申请日：2013-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 本发明提供了一种用于在半导体器件内形成金属接触件的方法，所述方法包括在围绕至少一个栅电极的第一介电层内形成第一层接触件，第一层接触件延伸至底部衬底的掺杂区域。所述方法进一步包括在第一介电层上方形成第二介电层，并且形成延伸穿过第二介电层至第一层接触件的第二层接触件。
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