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公开(公告)号：CN116825635A
公开(公告)日：2023-09-29
申请号：CN202310541566.4
申请日：2023-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本案涉及一种半导体装置及其制造方法。本案描述的预清洗技术可用以从半导体装置去除原生氧化物及/或其它污染物，这样的去除方式能降低截断、剪断及/或侧壁间隔物厚度减小的可能性。如本案所述，保护层形成在位于晶体管的栅极结构上方的盖层上。然后执行预清洗操作以从晶体管的源极/漏极区的顶表面去除原生氧化物。在预清洗操作中，被消耗的是保护层而不是盖层的材料。如此一来，保护层的使用降低了从盖层去除材料的可能性及/或减少了在预清洗操作期间材料从盖层去除的量。
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公开(公告)号：CN108122849A
公开(公告)日：2018-06-05
申请号：CN201711044384.7
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336
CPC classification number: H01L21/76889 , H01L21/28518 , H01L21/2855 , H01L21/28568 , H01L21/76805 , H01L21/76816 , H01L21/76831 , H01L21/76849 , H01L21/76895
Abstract: 方法包括形成具有与晶体管的金属栅极处于相同水平的部分的层间电介质(ILD)。ILD和金属栅极是晶圆的一部分。蚀刻ILD以形成接触开口。将晶圆放入PVD工具内，其中，金属靶位于PVD工具中。金属靶与位于金属靶上方的磁体具有第一间隔，并且与晶圆具有第二间隔。第一间隔与第二间隔的比率大于约0.02。在晶圆上沉积金属层，其中，金属层具有位于接触开口中的底部，以及位于接触开口中的侧壁部分。实施退火以使金属层的底部与源极/漏极区域反应以形成硅化物区域。
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公开(公告)号：CN104867862A
公开(公告)日：2015-08-26
申请号：CN201410193203.7
申请日：2014-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8238 , H01L27/092
CPC classification number: H01L21/823871 , H01L21/283 , H01L21/28518 , H01L21/76843 , H01L21/76855 , H01L27/092 , H01L29/41725 , H01L29/45 , H01L29/456 , H01L29/665
Abstract: 本发明提供了用于形成电接触件的方法。在半导体衬底上方形成第一FET和第二FET。在介电层中蚀刻开口，其中，介电层形成在衬底上方，并且该开口延伸至FET的源极和漏极区。在FET的源极和漏极区上方形成硬掩模。去除硬掩模的第一部分，其中，第一部分形成在第一FET的源极和漏极区上方。在第一FET的源极和漏极区上方形成第一硅化物层。去除硬掩模的第二部分，其中，第二部分形成在第二FET的源极和漏极区上方。在第二FET的源极和漏极区上方形成第二硅化物层。在开口内沉积金属层以填充开口。
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公开(公告)号：CN108122849B
公开(公告)日：2021-06-08
申请号：CN201711044384.7
申请日：2017-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336
Abstract: 方法包括形成具有与晶体管的金属栅极处于相同水平的部分的层间电介质(ILD)。ILD和金属栅极是晶圆的一部分。蚀刻ILD以形成接触开口。将晶圆放入PVD工具内，其中，金属靶位于PVD工具中。金属靶与位于金属靶上方的磁体具有第一间隔，并且与晶圆具有第二间隔。第一间隔与第二间隔的比率大于约0.02。在晶圆上沉积金属层，其中，金属层具有位于接触开口中的底部，以及位于接触开口中的侧壁部分。实施退火以使金属层的底部与源极/漏极区域反应以形成硅化物区域。
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公开(公告)号：CN106952870B
公开(公告)日：2019-10-08
申请号：CN201710010166.5
申请日：2017-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明实施例提供了一种用于形成半导体器件结构的方法。方法包括在衬底上方形成栅极堆叠件、间隔件层和介电层。方法包括去除介电层的第一部分以在介电层中形成第一孔。介电层的第二部分位于第一孔下方。方法包括在栅极堆叠件和间隔件层上方形成第一保护层。方法包括在第一保护层上方形成第二保护层。第二保护层包括金属化合物材料，以及第一保护层和第二保护层包括相同的金属元素。方法包括去除介电层的第二部分以形成通孔。方法包括在通孔中形成导电接触结构。本发明实施例涉及半导体器件结构及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN106971975A
公开(公告)日：2017-07-21
申请号：CN201611085479.9
申请日：2016-11-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/823475 , H01L21/3083 , H01L21/823425 , H01L29/41783 , H01L29/66515 , H01L29/6653 , H01L29/66553 , H01L29/78 , H01L27/02 , H01L21/77
Abstract: 本公开的实施例提供一种制造半导体装置的方法。该方法包括：形成第一栅极堆叠于基底上方。第一栅极堆叠包括栅极电极、设置于栅极电极上方的第一硬掩模(HM)及沿着第一栅极堆叠的侧壁的侧壁间隔物。该方法亦包括：形成第一介电层于第一栅极堆叠上方；形成第二硬掩模于第一硬掩模及侧壁间隔物的顶表面上方；形成第二介电层于第二硬掩模及第一介电层上方；及移除第二介电层及第一介电层以形成沟槽并暴露基底的一部分，而第二硬掩模设置于第一栅极堆叠上方。
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公开(公告)号：CN104867862B
公开(公告)日：2019-05-24
申请号：CN201410193203.7
申请日：2014-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8238 , H01L27/092
CPC classification number: H01L21/823871 , H01L21/283 , H01L21/28518 , H01L21/76843 , H01L21/76855 , H01L27/092 , H01L29/41725 , H01L29/45 , H01L29/456 , H01L29/665
Abstract: 本发明提供了用于形成电接触件的方法。在半导体衬底上方形成第一FET和第二FET。在介电层中蚀刻开口，其中，介电层形成在衬底上方，并且该开口延伸至FET的源极和漏极区。在FET的源极和漏极区上方形成硬掩模。去除硬掩模的第一部分，其中，第一部分形成在第一FET的源极和漏极区上方。在第一FET的源极和漏极区上方形成第一硅化物层。去除硬掩模的第二部分，其中，第二部分形成在第二FET的源极和漏极区上方。在第二FET的源极和漏极区上方形成第二硅化物层。在开口内沉积金属层以填充开口。
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公开(公告)号：CN106952870A
公开(公告)日：2017-07-14
申请号：CN201710010166.5
申请日：2017-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明实施例提供了一种用于形成半导体器件结构的方法。方法包括在衬底上方形成栅极堆叠件、间隔件层和介电层。方法包括去除介电层的第一部分以在介电层中形成第一孔。介电层的第二部分位于第一孔下方。方法包括在栅极堆叠件和间隔件层上方形成第一保护层。方法包括在第一保护层上方形成第二保护层。第二保护层包括金属化合物材料，以及第一保护层和第二保护层包括相同的金属元素。方法包括去除介电层的第二部分以形成通孔。方法包括在通孔中形成导电接触结构。本发明实施例涉及半导体器件结构及其形成方法。
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公开(公告)号：CN222852559U
公开(公告)日：2025-05-09
申请号：CN202421501220.8
申请日：2024-06-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一半导体结构包含一源/漏极特征于半导体层。半导体结构包含介电层于该源/漏极特征上方。半导体结构包含硅化物层于源/漏极特征上方。半导体结构包含阻障层于硅化物层上方。半导体结构包含晶种层于阻障层上方。半导体结构包含金属层介于晶种层的侧墙和介电层的侧墙之间、各硅化物层的侧墙、阻障层和金属层直接接触介电层的侧墙。半导体结构包含源/漏极接触于晶种层上方。
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公开(公告)号：CN220172124U
公开(公告)日：2023-12-12
申请号：CN202321174513.5
申请日：2023-05-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/538 , H01L29/78
Abstract: 提供了一种半导体装置，包括由介电材料的多个侧壁所划定的凹洞；一导电结构，接壤(bordering)于该凹洞的底部；一层或多层材料，于该凹洞中且直接位于该导电结构上及直接位于该介电材料的该侧壁上，其中所述一层或多层材料包括阻障金属；及导电插塞，于该凹洞中且直接位于所述一层或多层材料上且直接位于该介电材料的该侧壁上。
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