公开(公告)号：JP2012256787A

公开(公告)日：2012-12-27

申请号：JP2011129994

申请日：2011-06-10

申请人： Renesas Electronics Corp ,  ルネサスエレクトロニクス株式会社

发明人： KATO OSAMU

IPC分类号： H01L21/66

CPC分类号： H01L22/34 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device which inhibits defects at the time of dicing by using a semiconductor substrate having a TEG pattern.SOLUTION: A semiconductor device comprises: a semiconductor substrate singlulated or to be singulated into semiconductor chips 2a by dicing; an inter layer insulation layer formed on the semiconductor substrate; a seal ring 5a provided in the interlayer insulation layer and formed along a periphery of the semiconductor chip 2a; and TEG wiring 7 with one end connected to the seal ring 5a and with another end extending toward an end face of an outer periphery of the semiconductor chip 2a.

摘要翻译： 解决的问题：提供通过使用具有TEG图案的半导体衬底来抑制切割时的缺陷的半导体器件。 解决方案：半导体器件包括：半导体衬底，其通过切割单体化或被分割成半导体芯片2a; 形成在半导体衬底上的层间绝缘层; 设置在所述层间绝缘层中并沿着所述半导体芯片2a的周边形成的密封环5a; 和TEG布线7，其一端连接到密封环5a，另一端朝向半导体芯片2a的外周的端面延伸。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP5061520B2

公开(公告)日：2012-10-31

申请号：JP2006195054

申请日：2006-07-18

申请人： 富士通セミコンダクター株式会社

发明人： 敏志 大塚 ,  浩 野村 ,  義弘 鷹尾

IPC分类号： H01L27/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8234 ,  H01L23/522 ,  H01L27/088

CPC分类号： H01L23/564 ,  H01L23/522 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP2012521645A

公开(公告)日：2012-09-13

申请号：JP2012501240

申请日：2010-03-15

申请人： インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

发明人： ボルドマン、スティーブン、ハワード

IPC分类号： H01L27/04 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L21/822 ,  H01L23/522 ,  H01L27/06

CPC分类号： H01L27/0248 ,  H01L23/481 ,  H01L23/5225 ,  H01L23/5227 ,  H01L23/585 ,  H01L23/60 ,  H01L25/0657 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： 【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。 ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。 装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。 方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。
【選択図】図６

公开(公告)号：JP5012360B2

公开(公告)日：2012-08-29

申请号：JP2007246195

申请日：2007-09-21

申请人： 富士通セミコンダクター株式会社

发明人： 亮太 南條 ,  和司 藤田

IPC分类号： H01L21/66

CPC分类号： H01L27/0207 ,  H01L23/564 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP5007529B2

公开(公告)日：2012-08-22

申请号：JP2006172253

申请日：2006-06-22

申请人： 富士通セミコンダクター株式会社

发明人： 臣希 吉田 ,  康孝 尾崎 ,  文雄 牛田 ,  修久 直理

IPC分类号： H01L21/02

CPC分类号： H01L23/544 ,  H01L23/585 ,  H01L2223/54406 ,  H01L2223/54433 ,  H01L2223/5446 ,  H01L2223/5448 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP4946436B2

公开(公告)日：2012-06-06

申请号：JP2006511773

申请日：2005-03-30

申请人： 日本電気株式会社

发明人： 喜宏 林 ,  政由 田上

IPC分类号： H01L23/522 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L21/822 ,  H01L23/00 ,  H01L23/485 ,  H01L23/58 ,  H01L27/04

CPC分类号： H01L23/585 ,  H01L23/522 ,  H01L23/562 ,  H01L24/03 ,  H01L24/05 ,  H01L24/48 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05553 ,  H01L2224/451 ,  H01L2224/48463 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01327 ,  H01L2924/05042 ,  H01L2924/30105 ,  H01L2924/3025 ,  H01L2224/05556 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： In a semiconductor device using a low dielectric constant interlayer insulating film having low film strength and adhesion, film separation and film breakage during processing or packaging are suppressed by enhancing structural strength without affecting the chip area or arrangement of circuits. Conventionally, reinforcing wiring patterns (wiring dummy patterns) have been formed only in wiring layers. In the present invention, many reinforcing via patterns which are not electrically connected with the circuits are formed in a region of the interlayer insulating film where the reinforcing wiring patterns formed in the wiring layers on both sides overlap, thereby connecting the reinforcing wiring patterns with each other.

公开(公告)号：JP4916444B2

公开(公告)日：2012-04-11

申请号：JP2007532203

申请日：2006-08-25

申请人： 本田技研工業株式会社 ,  株式会社日立製作所

发明人： 彰 大田黒 ,  学 大竹 ,  宣明 宮川 ,  奈三男 片桐 ,  義也 高平 ,  敏男 齋藤

IPC分类号： H01L23/52 ,  H01L21/3065 ,  H01L21/3205

CPC分类号： H01L25/50 ,  H01L21/76898 ,  H01L21/823871 ,  H01L23/481 ,  H01L23/585 ,  H01L24/45 ,  H01L24/48 ,  H01L25/0657 ,  H01L27/0694 ,  H01L2224/32145 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2924/00012

公开(公告)号：JP4908035B2

公开(公告)日：2012-04-04

申请号：JP2006095054

申请日：2006-03-30

申请人： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝

发明人： 直子 朝日

IPC分类号： H01L21/822 ,  H01L27/04

CPC分类号： H01L23/645 ,  H01L23/522 ,  H01L23/5227 ,  H01L23/585 ,  H01L28/10 ,  H01L2924/0002 ,  H01L2924/19042 ,  H01L2924/30105 ,  H01L2924/00

公开(公告)号：JP2012060152A

公开(公告)日：2012-03-22

申请号：JP2011254917

申请日：2011-11-22

申请人： Agere Systems Inc ,  アギア システムズ インコーポレーテッド

发明人： DANIEL CHARLES KERR ,  LUCE ROSCOE T ,  JAMISON MICHELE M ,  ALAN SANGONE CHEN ,  WILLIAM A ROUSSEL

IPC分类号： H01L21/027

CPC分类号： H01L21/0271 ,  H01L23/585 ,  H01L2924/0002 ,  Y10S438/942 ,  Y10S438/947 ,  Y10S438/95 ,  H01L2924/00

摘要： PROBLEM TO BE SOLVED: To provide a method and apparatus that gives a local and global matching for designing a feature structure onto a semiconductor wafer surface.SOLUTION: A semiconductor manufacturing method comprises forming a leveling guard ring defining an interior area. After forming the guard ring in an area affected by local features' elevation differences, photoresist is applied to provide a uniform height over the whole guard ring interior area, resulting in manufacture of uniform devices. One or more devices are fabricated in the region, and two or more devices are fabricated in the interior area in a common centroid layout. The guard ring is formed on at least one particular layer for a particular processing step. In addition, a plurality of guard rings enclosing respective arrays of the devices are arranged with a space between them so as not to be close to each other. Thus, both local and global matching is achieved.

摘要翻译： 要解决的问题：提供一种给半导体晶片表面上的特征结构设计进行局部和全局匹配的方法和装置。 解决方案：半导体制造方法包括形成限定内部区域的调平保护环。 在受局部特征高程影响的区域中形成保护环后，施加光致抗蚀剂以在整个护环内部区域提供均匀的高度，从而制造均匀的装置。 在该区域中制造一个或多个装置，并且在内部区域中以公共质心布局制造两个或更多个装置。 保护环形成在用于特定加工步骤的至少一个特定层上。 此外，围绕设备的各个阵列的多个保护环布置成在它们之间具有空间，以便不彼此靠近。 因此，实现了本地和全局匹配。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2011258762A

公开(公告)日：2011-12-22

申请号：JP2010132160

申请日：2010-06-09

申请人： Toshiba Corp ,  株式会社東芝

发明人： YAMADA SHUTO

IPC分类号： H01L23/52 ,  H01L21/3205 ,  H01L21/60

CPC分类号： H01L24/05 ,  H01L23/522 ,  H01L23/5222 ,  H01L23/53295 ,  H01L23/585 ,  H01L24/48 ,  H01L2224/02166 ,  H01L2224/03845 ,  H01L2224/04042 ,  H01L2224/05 ,  H01L2224/05184 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/48247 ,  H01L2224/48463 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2224/13099 ,  H01L2224/05099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2224/05552 ,  H01L2224/45099

摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same, by which the occurrence of deformation and cracking in a low-k film owing to a load at wire bonding can be avoided, and the deterioration in the reliability of a semiconductor device can be suppressed.SOLUTION: The semiconductor device has: a substrate; a dielectric layer formed on the substrate; a plurality of interlayer dielectric films formed on the dielectric layer; multilayered wiring including wiring layers and via holes formed in the interlayer dielectric films respectively; a metal pad formed in a position closer to the substrate than the lowest one of the wiring layers; an opening formed by removing part of the dielectric layer and interlayer dielectric films located right above the area of part of the metal pad; and a pad ring provided on the metal pad to pierce the interlayer dielectric films and surround the opening.

摘要翻译： 要解决的问题：为了提供半导体器件及其制造方法，可以避免由于引线接合时的负载导致的低k膜中的变形和开裂的发生， 可以抑制半导体器件的可靠性。 解决方案：半导体器件具有：衬底; 形成在基板上的电介质层; 形成在电介质层上的多个层间绝缘膜; 分别包括布线层和形成在层间绝缘膜中的通孔的多层布线; 金属焊盘，形成在比所述布线层中的最下面的位置更靠近所述基板的位置; 通过去除位于金属焊盘的部分区域正上方的电介质层和层间绝缘膜的一部分而形成的开口; 以及设置在金属焊盘上以刺穿层间绝缘膜并围绕开口的焊盘环。 版权所有（C）2012，JPO＆INPIT