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    半導體晶片結構及其製程 SEMICONDUCTOR CHIP AND METHOD FOR FABRICATING THE SAME
    1.
    发明专利
    半導體晶片結構及其製程 SEMICONDUCTOR CHIP AND METHOD FOR FABRICATING THE SAME 有权
    半导体芯片结构及其制程 SEMICONDUCTOR CHIP AND METHOD FOR FABRICATING THE SAME

    公开(公告)号：TWI342594B

    公开(公告)日：2011-05-21

    申请号：TW096133089

    申请日：2007-09-05

    申请人： 米輯電子股份有限公司

    发明人： 林茂雄 ,  周秋明

    IPC分类号： H01L

    CPC分类号： H01L2224/11 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/12044 ,  H01L2924/00 ,  H01L2924/00012

    摘要： 半導體晶片元件結構包括一半導體基底，此半導體基底上包括至少一主動元件；一細連線結構，位在此半導體基底及此主動元件上，此細連線結構包括複數個介電層及複數個細線路層位於此半導體基底上，且此些介電層具有多數個通道孔，此些細線路層係位於此些介電層其中之一上，其中此些細線路層藉由此些通道孔彼此電性連接，此些細線路層包括至少一金屬接墊；一保護層，位在此半導體基底上，此保護層具有至少一開口曝露出此金屬接墊；一聚合物凸塊，位在此保護層及此金屬接墊上，並暴露出此金屬接墊表面之一導電區域；一黏著阻障層，位在此保護層、此聚合物凸塊及此導電區域上，此黏著阻障層包覆此聚合物凸塊之至少二表面；一種子層，位在此黏著阻障層上；一金屬層，位在此種子層上，此金屬層與此種子層相同材質，且經由位在此聚合物凸塊頂面上之此金屬層可連接至一外界電路。

    简体摘要： 半导体芯片组件结构包括一半导体基底，此半导体基底上包括至少一主动组件；一细连接结构，位在此半导体基底及此主动组件上，此细连接结构包括复数个介电层及复数个细线路层位于此半导体基底上，且此些介电层具有多数个信道孔，此些细线路层系位于此些介电层其中之一上，其中此些细线路层借由此些信道孔彼此电性连接，此些细线路层包括至少一金属接垫；一保护层，位在此半导体基底上，此保护层具有至少一开口曝露出此金属接垫；一聚合物凸块，位在此保护层及此金属接垫上，并暴露出此金属接垫表面之一导电区域；一黏着阻障层，位在此保护层、此聚合物凸块及此导电区域上，此黏着阻障层包覆此聚合物凸块之至少二表面；一种子层，位在此黏着阻障层上；一金属层，位在此种子层上，此金属层与此种子层相同材质，且经由位在此聚合物凸块顶面上之此金属层可连接至一外界电路。

    半導體晶片、晶片構裝及晶片構裝製程 SEMICONDUCTOR CHIP, CHIP PACKAGE AND CHIP PACKAGE PROCESS
    2.
    发明专利
    半導體晶片、晶片構裝及晶片構裝製程 SEMICONDUCTOR CHIP, CHIP PACKAGE AND CHIP PACKAGE PROCESS 有权
    半导体芯片、芯片构装及芯片构装制程 SEMICONDUCTOR CHIP, CHIP PACKAGE AND CHIP PACKAGE PROCESS

    公开(公告)号：TWI320956B

    公开(公告)日：2010-02-21

    申请号：TW093131516

    申请日：2004-10-18

    申请人： 米輯電子股份有限公司

    发明人： 周秋明 ,  周健康 ,  林茂雄

    IPC分类号： H01L

    CPC分类号： H01L2224/73204 ,  H01L2924/014

    摘要： 一種半導體晶片，適於電性連接一電路連接構件，半導體晶片包括一線路及一凸塊，凸塊係連接線路且適於電性連接電路連接構件，定義一平面，此平面係大致上平行於半導體晶片之一主動表面，其中線路與凸塊連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者線路與凸塊連接的區域投影至此平面上的延伸距離比如係大於500微米。 A semiconductor chip suited for being electrically connected to a circuit element includes a line and a bump. The bump is connected to the line and is adapted to be electrically connected to the line. A plane that is horizontal to an active surface of the semiconductor chip is defined. The area that the connection region of the line and the bump is projected on the plane is larger than 30,000 square microns or has an extension distance larger than 500 microns. 【創作特點】 有鑒於此，本發明的第一目的就是在提供一種半導體晶片，其凸塊所具有的特徵可以改善半導體晶片與電路連接構件之間的電性效能，其中電路連接構比如是基板或另一半導體晶片。
    另外，本發明的第二目的就是在提供一種晶片構裝，可以改善半導體晶片與電路連接構件之間的電性效能，其中電路連接構比如是基板或另一半導體晶片。
    另外，本發明的第三目的就是在提供一種晶片構裝製程，可以製作具有高電性效能之晶片構裝。
    另外，本發明的第四目的就是在提供一種半導體晶片，具有厚金屬線路與薄膜線路，其中厚金屬線路與薄膜線路之間的連接特徵，可以改善厚金屬線路與薄膜線路之間的電性效能。
    為達成本發明的上述第一目的，本發明提出一種半導體晶片，適於電性連接一電路連接構件，半導體晶片包括一線路及一凸塊，凸塊係連接線路且適於電性連接電路連接構件，定義一平面，此平面係大致上平行於半導體晶片之一主動表面，其中線路與凸塊連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者線路與凸塊連接的區域投影至此平面上的延伸距離比如係大於500微米。
    為達成本發明的上述第一目的，本發明提出一種半導體晶片，適於電性連接一電路連接構件，其中半導體晶片包括一線路及多數個凸塊，凸塊係連接線路，定義一平面，此平面係大致上平行於半導體晶片之一主動表面，其中這些凸塊與線路連接的區域投影至此平面上的總面積除以線路投影至此平面上的面積之比值比如係大於0.5。
    為達成本發明的上述第一目的，本發明提出一種半導體晶片，包括一凸塊，適於電性連接一電路連接構件，其中凸塊具有一橫截面，此橫截面係大致上平行於半導體晶片之一主動表面，此橫截面的面積比如係大於30,000平方微米，或者此橫截面的延伸距離比如係大於500微米。
    為達成本發明的上述第二目的，本發明提出一種晶片構裝，包括一半導體晶片及一電路連接構件，其中半導體晶片具有一凸塊，電路連接構件具有一線路，此線路係連接凸塊，定義一平面，係大致上平行於半導體晶片之一主動表面，凸塊與線路連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者凸塊與線路連接的區域投影至此平面上的延伸距離比如係大於500微米。
    為達成本發明的上述第二目的，本發明提出一種晶片構裝，包括一半導體晶片、一電路連接構件及一導電層，其中半導體晶片具有一凸塊，電路連接構件具有一線路，此線路係電性連接凸塊，導電層係位在凸塊與線路之間，導電層的成分包括聚合物及多數個金屬粒子，金屬粒子係分佈在聚合物中，凸塊係透過其頂面並藉由導電層之金屬粒子電性連接線路之一頂面，定義一平面，此平面係大致上平行於半導體晶片之一主動表面，其中凸塊之頂面與線路之頂面投影至此平面上之重疊部分的面積比如係大於30,000平方微米，或者凸塊之頂面與線路之頂面投影至此平面上之重疊部分的延伸距離比如係大於500微米。
    為達成本發明的上述第二目的，本發明提出一種晶片構裝，包括一半導體晶片、一電路連接構件及一導電層，半導體晶片具有一第一凸塊，電路連接構件具有一第二凸塊，第二凸塊係電性連接第一凸塊。導電層係位在第一凸塊與第二之間，導電層的成分包括聚合物及多數個金屬粒子，金屬粒子分佈在聚合物中，第一凸塊係透過其頂面並藉由導電層之金屬粒子電性連接第二凸塊之一頂面，定義一平面，此平面係大致上平行於半導體晶片之一主動表面，其中第一凸塊之頂面與第二凸塊之頂面投影至此平面上之重疊部分的面積比如係大於30,000平方微米，或者第一凸塊之頂面與第二凸塊之頂面投影至此平面上之重疊部分的延伸距離比如係大於500微米。
    為達成本發明的上述第三目的，本發明提出一種晶片構裝製程，首先要提供一半導體晶片及一電路連接構件，其中半導體晶片具有一第一連接部分，電路連接構件具有一第二連接部分。接著，要接合第一連接部分及第二連接部分，其中第一連接部分與第二連接部分接合後的整體具有一最小橫截面，此最小橫截面係大致上平行於半導體晶片之一主動表面，此最小橫截面的面積比如係大於30,000平方微米，或者此最小橫截面的延伸距離比如係大於500微米。
    為達成本發明的上述第三目的，本發明提出一種晶片構裝製程，首先要提供一半導體晶片及一電路連接構件，其中半導體晶片具有一第一連接部分，電路連接構件具有一第二連接部分及一線路，第二連接部分係位在線路上。接著，要接合第一連接部分及第二連接部分，定義一平面，係大致上平行於半導體晶片之一主動表面，第一連接部分與第二連接部分接合後的整體與線路連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者第一連接部分與第二連接部分接合後的整體與線路連接的區域投影至此平面上的延伸距離比如係大於500微米。
    為達成本發明的上述第三目的，本發明提出一種晶片構裝製程，首先要提供一半導體晶片及一電路連接構件，其中半導體晶片具有一第一連接部分及一線路，第一連接部分係位在線路上，電路連接構件具有一第二連接部分。接著，要接合第一連接部分及第二連接部分，定義一平面，係大致上平行於半導體晶片之一主動表面，第一連接部分與第二連接部分接合後的整體與線路連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者第一連接部分與第二連接部分接合後的整體與線路連接的區域投影至此平面上的延伸距離比如係大於500微米。
    為達成本發明的上述第四目的，本發明提出一種半導體晶片，適於電性連接一導電連接構件，半導體晶片包括一半導體基底、多數層薄膜介電層、多數層薄膜線路層、一保護層及一厚金屬線路。半導體基底具有多數個電子元件，電子元件係配設於半導體基底之一主動表面的表層。薄膜介電層配置於半導體基底之主動表面上，薄膜介電層具有多數個導通孔。每一薄膜線路層係分別配置於其中一薄膜介電層上，且薄膜線路層藉由導通孔彼此電性連接，並電性連接至電子元件，頂層之薄膜線路層包括一薄膜線路。保護層配置於薄膜介電層與薄膜線路層上，保護層具有一開口，暴露出薄膜線路。厚金屬線路配置在保護層上，其中厚金屬線路的厚度係大於任一薄膜線路層的厚度，厚金屬線路係經由保護層之開口連接薄膜線路，定義一平面，此平面係大致上平行於主動表面，厚金屬線路與薄膜線路連接的區域投影至此平面上的面積比如係大於30,000平方微米，或者厚金屬線路與薄膜線路連接的區域投影至此平面上的延伸距離比如係大於500微米。
    為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉多個較佳實施例，並配合所附圖式，作詳細說明如下。

    简体摘要： 一种半导体芯片，适于电性连接一电路连接构件，半导体芯片包括一线路及一凸块，凸块系连接线路且适于电性连接电路连接构件，定义一平面，此平面系大致上平行于半导体芯片之一主动表面，其中线路与凸块连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者线路与凸块连接的区域投影至此平面上的延伸距离比如系大于500微米。 A semiconductor chip suited for being electrically connected to a circuit element includes a line and a bump. The bump is connected to the line and is adapted to be electrically connected to the line. A plane that is horizontal to an active surface of the semiconductor chip is defined. The area that the connection region of the line and the bump is projected on the plane is larger than 30,000 square microns or has an extension distance larger than 500 microns. 【创作特点】 有鉴于此，本发明的第一目的就是在提供一种半导体芯片，其凸块所具有的特征可以改善半导体芯片与电路连接构件之间的电性性能，其中电路连接构比如是基板或另一半导体芯片。 另外，本发明的第二目的就是在提供一种芯片构装，可以改善半导体芯片与电路连接构件之间的电性性能，其中电路连接构比如是基板或另一半导体芯片。 另外，本发明的第三目的就是在提供一种芯片构装制程，可以制作具有高电性性能之芯片构装。 另外，本发明的第四目的就是在提供一种半导体芯片，具有厚金属线路与薄膜线路，其中厚金属线路与薄膜线路之间的连接特征，可以改善厚金属线路与薄膜线路之间的电性性能。 为达成本发明的上述第一目的，本发明提出一种半导体芯片，适于电性连接一电路连接构件，半导体芯片包括一线路及一凸块，凸块系连接线路且适于电性连接电路连接构件，定义一平面，此平面系大致上平行于半导体芯片之一主动表面，其中线路与凸块连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者线路与凸块连接的区域投影至此平面上的延伸距离比如系大于500微米。 为达成本发明的上述第一目的，本发明提出一种半导体芯片，适于电性连接一电路连接构件，其中半导体芯片包括一线路及多数个凸块，凸块系连接线路，定义一平面，此平面系大致上平行于半导体芯片之一主动表面，其中这些凸块与线路连接的区域投影至此平面上的总面积除以线路投影至此平面上的面积之比值比如系大于0.5。 为达成本发明的上述第一目的，本发明提出一种半导体芯片，包括一凸块，适于电性连接一电路连接构件，其中凸块具有一横截面，此横截面系大致上平行于半导体芯片之一主动表面，此横截面的面积比如系大于30,000平方微米，或者此横截面的延伸距离比如系大于500微米。 为达成本发明的上述第二目的，本发明提出一种芯片构装，包括一半导体芯片及一电路连接构件，其中半导体芯片具有一凸块，电路连接构件具有一线路，此线路系连接凸块，定义一平面，系大致上平行于半导体芯片之一主动表面，凸块与线路连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者凸块与线路连接的区域投影至此平面上的延伸距离比如系大于500微米。 为达成本发明的上述第二目的，本发明提出一种芯片构装，包括一半导体芯片、一电路连接构件及一导电层，其中半导体芯片具有一凸块，电路连接构件具有一线路，此线路系电性连接凸块，导电层系位在凸块与线路之间，导电层的成分包括聚合物及多数个金属粒子，金属粒子系分布在聚合物中，凸块系透过其顶面并借由导电层之金属粒子电性连接线路之一顶面，定义一平面，此平面系大致上平行于半导体芯片之一主动表面，其中凸块之顶面与线路之顶面投影至此平面上之重叠部分的面积比如系大于30,000平方微米，或者凸块之顶面与线路之顶面投影至此平面上之重叠部分的延伸距离比如系大于500微米。 为达成本发明的上述第二目的，本发明提出一种芯片构装，包括一半导体芯片、一电路连接构件及一导电层，半导体芯片具有一第一凸块，电路连接构件具有一第二凸块，第二凸块系电性连接第一凸块。导电层系位在第一凸块与第二之间，导电层的成分包括聚合物及多数个金属粒子，金属粒子分布在聚合物中，第一凸块系透过其顶面并借由导电层之金属粒子电性连接第二凸块之一顶面，定义一平面，此平面系大致上平行于半导体芯片之一主动表面，其中第一凸块之顶面与第二凸块之顶面投影至此平面上之重叠部分的面积比如系大于30,000平方微米，或者第一凸块之顶面与第二凸块之顶面投影至此平面上之重叠部分的延伸距离比如系大于500微米。 为达成本发明的上述第三目的，本发明提出一种芯片构装制程，首先要提供一半导体芯片及一电路连接构件，其中半导体芯片具有一第一连接部分，电路连接构件具有一第二连接部分。接着，要接合第一连接部分及第二连接部分，其中第一连接部分与第二连接部分接合后的整体具有一最小横截面，此最小横截面系大致上平行于半导体芯片之一主动表面，此最小横截面的面积比如系大于30,000平方微米，或者此最小横截面的延伸距离比如系大于500微米。 为达成本发明的上述第三目的，本发明提出一种芯片构装制程，首先要提供一半导体芯片及一电路连接构件，其中半导体芯片具有一第一连接部分，电路连接构件具有一第二连接部分及一线路，第二连接部分系位在线路上。接着，要接合第一连接部分及第二连接部分，定义一平面，系大致上平行于半导体芯片之一主动表面，第一连接部分与第二连接部分接合后的整体与线路连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者第一连接部分与第二连接部分接合后的整体与线路连接的区域投影至此平面上的延伸距离比如系大于500微米。 为达成本发明的上述第三目的，本发明提出一种芯片构装制程，首先要提供一半导体芯片及一电路连接构件，其中半导体芯片具有一第一连接部分及一线路，第一连接部分系位在线路上，电路连接构件具有一第二连接部分。接着，要接合第一连接部分及第二连接部分，定义一平面，系大致上平行于半导体芯片之一主动表面，第一连接部分与第二连接部分接合后的整体与线路连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者第一连接部分与第二连接部分接合后的整体与线路连接的区域投影至此平面上的延伸距离比如系大于500微米。 为达成本发明的上述第四目的，本发明提出一种半导体芯片，适于电性连接一导电连接构件，半导体芯片包括一半导体基底、多数层薄膜介电层、多数层薄膜线路层、一保护层及一厚金属线路。半导体基底具有多数个电子组件，电子组件系配设于半导体基底之一主动表面的表层。薄膜介电层配置于半导体基底之主动表面上，薄膜介电层具有多数个导通孔。每一薄膜线路层系分别配置于其中一薄膜介电层上，且薄膜线路层借由导通孔彼此电性连接，并电性连接至电子组件，顶层之薄膜线路层包括一薄膜线路。保护层配置于薄膜介电层与薄膜线路层上，保护层具有一开口，暴露出薄膜线路。厚金属线路配置在保护层上，其中厚金属线路的厚度系大于任一薄膜线路层的厚度，厚金属线路系经由保护层之开口连接薄膜线路，定义一平面，此平面系大致上平行于主动表面，厚金属线路与薄膜线路连接的区域投影至此平面上的面积比如系大于30,000平方微米，或者厚金属线路与薄膜线路连接的区域投影至此平面上的延伸距离比如系大于500微米。 为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举多个较佳实施例，并配合所附图式，作详细说明如下。

    連續電鍍製作線路元件之方法及線路元件結構 METHOD FOR FORMING A DOUBLE EMBOSSING STRUCTURE
    4.
    发明专利
    連續電鍍製作線路元件之方法及線路元件結構 METHOD FOR FORMING A DOUBLE EMBOSSING STRUCTURE 有权
    连续电镀制作线路组件之方法及线路组件结构 METHOD FOR FORMING A DOUBLE EMBOSSING STRUCTURE

    公开(公告)号：TWI320219B

    公开(公告)日：2010-02-01

    申请号：TW095126894

    申请日：2006-07-24

    申请人： 米輯電子股份有限公司

    发明人： 林茂雄 ,  羅心榮 ,  周秋明 ,  周健康

    IPC分类号： H01L

    CPC分类号： H01L24/11 ,  H01L21/2885 ,  H01L21/3144 ,  H01L21/31612 ,  H01L21/3185 ,  H01L21/76801 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/02166 ,  H01L2224/0231 ,  H01L2224/0347 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04073 ,  H01L2224/05083 ,  H01L2224/05556 ,  H01L2224/05567 ,  H01L2224/05568 ,  H01L2224/05571 ,  H01L2224/05644 ,  H01L2224/1147 ,  H01L2224/13021 ,  H01L2224/13023 ,  H01L2224/13099 ,  H01L2224/13144 ,  H01L2224/45144 ,  H01L2224/48463 ,  H01L2224/48644 ,  H01L2224/48844 ,  H01L2924/00011 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01011 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/09701 ,  H01L2924/10253 ,  H01L2924/10271 ,  H01L2924/10329 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30107 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/01004

    摘要： 本發明提供一種形成覆蓋有聚醯亞胺(polyimide，PI)之連續電鍍結構之方法，其係包括(a)提供一半導體基底；(b)在該半導體基底上形成一黏著/阻障層；(c)在該黏著/阻障層上形成複數金屬線路層(metal trace)；(d)在該些金屬線路層中選擇一目標區域做為接墊，並在該接墊上形成一金屬層；(e)去除未被覆蓋之該黏著/阻障層；以及(f)形成一聚醯亞胺在該半導體基底上，並暴露出該金屬層。 The present invention provides a method for forming a PI-capped double embossing structure. The method includes (a) providing an IC substrate; (b) forming a thin metal film over said IC substrate; (c) forming a plurality of metal traces on said thin metal film; (d) selecting a target metal trace from a plurality of said metal traces to form a metal structure on said target metal trace; (e) removing said thin metal film without covering; and (f) forming a (polyimide) PI cap. 【創作特點】 本發明之主要目的，係在提供一種連續電鍍製作線路元件之方法及線路元件結構，其係在保護層上具有一線圈線路層之半導體晶片，其中頂層線圈線路層可以承受高電壓高電流，且控制頂層線圈線路層之電流變化可以產生一感應電動勢以感應其它線圈。
    本發明之另一目的，係在提供一種連續電鍍製作線路元件之方法及線路元件結構，其係揭露數種在線圈上以連續電鍍方式形成對外的接點，比如形成接墊(pad)、凸塊(bump)等，此接墊及凸塊皆可透過打線或異方式導電膠電連接至外界電路上，使半導體元件的應用更具多元化連接方式。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一接墊；一鎳層，位在該接墊上；一銲料層，位在該鎳層上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；一第一聚合物層，位在該保護層及該金屬線路層上，該第一聚合物層具有至少一開口曝露出該第一金屬層。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一第一接墊及一第二接墊；一鎳層，位在該第一接墊上；一銲料層，位在該鎳層上；一導線，位在第二接墊上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一接墊；一銅層，位在該接墊上；一銲料層，位在該銅層上。
    為了本發明上述之目的，提出一種線路元件結構，包括：一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一第一接墊及一第二接墊；一銅層，位在該第一接墊上；一銲料層，位在該銅層上；一導線，位在該第二接墊上。
    為了本發明上述之目的，提出一種線路元件結構，包括：一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有一接墊；一鎳層，位在該接墊上；一銲料層，位在該鎳層上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有一第一接墊及一第二接墊；一鎳層，位在該第一接墊上；一銲料層，位在該鎳層上；一金層，位在該第二接墊上；一導線，位在該金層上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有一接墊；一金層，位在該接墊上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有一第一接墊及一第二接墊；一第一金層，位在該第一接墊上，該第一金層之厚度係介於10微米至50微米之間；一第二金層，位在該第二接墊上，該第二金層之厚度係介於0.1微米至10微米之間。
    為了本發明上述之目的，提出一種線路元件結構，包括：一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一銅線路層，位在該保護層上，該銅線路層具有一接墊；一鎳層，位在該接墊上；一金層，位在該鎳層上，該金層之厚度係介於1微米至50微米之間。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金線路層，位在該保護層上，該金線路層具有一接墊；一金層，位在該接墊上；一導線，位在該金層上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；一第一聚合物層，位在該保護層及該金屬線路層上，該第一聚合物層具有至少一開口曝露出該第一金屬層。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該第一線圈上；一線圈金屬層，位在該保護層上，該線圈金屬層具有一第一接墊及一第二接墊；一第一圖案化聚合物層，位在該線圈金屬層上，該第一圖案化聚合物層之開口曝露出該線圈金屬層之該第一接墊及該第二接墊；一凸塊，位在該線圈金屬層之該第一接墊；一導線，位在該線圈金屬層之該第二接墊。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一保護層，位在該半導體基底上；一第一圖案化線路層，位在該保護層上；一第一圖案化聚合物層，覆蓋在該第一圖案化線路層及該保護層上，該第一圖案化聚合物層之開口曝露出該第一圖案化線路層；一第一金屬層，位在該第一圖案化聚合物層之開口內；一第一線圈，位在該第一圖案化聚合物層上並電連接至該第一金屬層。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一第一金屬層，位在該接墊上；一第一聚合物層，位在該第一金屬層之側緣包覆該第一金屬層，其中位在該第一金屬層頂部之該第一聚合物層具有至少一開口曝露出該第一金屬層。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一金層，位在該接墊上；利用捲帶自動貼合(Tape Automated Bonding；TAB)使該金層接合在一軟性基板上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一金層，位在該接墊上；利用一異方性導電膠(ACF)使該金層接合在一軟性基板上。
    為了本發明上述之目的，提出一種線路元件結構，包括一半導體基底；一細連線結構，位在該半導體基底上；一保護層，位在該細連線結構上；一金屬線路層，位在該保護層上，該金屬線路層具有一接墊；一金層，位在該接墊上；利用一異方性導電膠(ACF)使該金層接合在一玻璃基板上。
    底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

    简体摘要： 本发明提供一种形成覆盖有聚酰亚胺(polyimide，PI)之连续电镀结构之方法，其系包括(a)提供一半导体基底；(b)在该半导体基底上形成一黏着/阻障层；(c)在该黏着/阻障层上形成复数金属线路层(metal trace)；(d)在该些金属线路层中选择一目标区域做为接垫，并在该接垫上形成一金属层；(e)去除未被覆盖之该黏着/阻障层；以及(f)形成一聚酰亚胺在该半导体基底上，并暴露出该金属层。 The present invention provides a method for forming a PI-capped double embossing structure. The method includes (a) providing an IC substrate; (b) forming a thin metal film over said IC substrate; (c) forming a plurality of metal traces on said thin metal film; (d) selecting a target metal trace from a plurality of said metal traces to form a metal structure on said target metal trace; (e) removing said thin metal film without covering; and (f) forming a (polyimide) PI cap. 【创作特点】 本发明之主要目的，系在提供一种连续电镀制作线路组件之方法及线路组件结构，其系在保护层上具有一线圈线路层之半导体芯片，其中顶层线圈线路层可以承受高电压高电流，且控制顶层线圈线路层之电流变化可以产生一感应电动势以感应其它线圈。 本发明之另一目的，系在提供一种连续电镀制作线路组件之方法及线路组件结构，其系揭露数种在线圈上以连续电镀方式形成对外的接点，比如形成接垫(pad)、凸块(bump)等，此接垫及凸块皆可透过打线或异方式导电胶电连接至外界电路上，使半导体组件的应用更具多元化连接方式。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金线路层，位在该保护层上，该金线路层具有一接垫；一镍层，位在该接垫上；一焊料层，位在该镍层上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一第一金属层，位在该接垫上；一第一聚合物层，位在该保护层及该金属线路层上，该第一聚合物层具有至少一开口曝露出该第一金属层。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金线路层，位在该保护层上，该金线路层具有一第一接垫及一第二接垫；一镍层，位在该第一接垫上；一焊料层，位在该镍层上；一导线，位在第二接垫上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金线路层，位在该保护层上，该金线路层具有一接垫；一铜层，位在该接垫上；一焊料层，位在该铜层上。 为了本发明上述之目的，提出一种线路组件结构，包括：一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金线路层，位在该保护层上，该金线路层具有一第一接垫及一第二接垫；一铜层，位在该第一接垫上；一焊料层，位在该铜层上；一导线，位在该第二接垫上。 为了本发明上述之目的，提出一种线路组件结构，包括：一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一铜线路层，位在该保护层上，该铜线路层具有一接垫；一镍层，位在该接垫上；一焊料层，位在该镍层上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一铜线路层，位在该保护层上，该铜线路层具有一第一接垫及一第二接垫；一镍层，位在该第一接垫上；一焊料层，位在该镍层上；一金层，位在该第二接垫上；一导线，位在该金层上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一铜线路层，位在该保护层上，该铜线路层具有一接垫；一金层，位在该接垫上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一铜线路层，位在该保护层上，该铜线路层具有一第一接垫及一第二接垫；一第一金层，位在该第一接垫上，该第一金层之厚度系介于10微米至50微米之间；一第二金层，位在该第二接垫上，该第二金层之厚度系介于0.1微米至10微米之间。 为了本发明上述之目的，提出一种线路组件结构，包括：一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一铜线路层，位在该保护层上，该铜线路层具有一接垫；一镍层，位在该接垫上；一金层，位在该镍层上，该金层之厚度系介于1微米至50微米之间。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金线路层，位在该保护层上，该金线路层具有一接垫；一金层，位在该接垫上；一导线，位在该金层上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一第一金属层，位在该接垫上；一第一聚合物层，位在该保护层及该金属线路层上，该第一聚合物层具有至少一开口曝露出该第一金属层。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该第一线圈上；一线圈金属层，位在该保护层上，该线圈金属层具有一第一接垫及一第二接垫；一第一图案化聚合物层，位在该线圈金属层上，该第一图案化聚合物层之开口曝露出该线圈金属层之该第一接垫及该第二接垫；一凸块，位在该线圈金属层之该第一接垫；一导线，位在该线圈金属层之该第二接垫。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一保护层，位在该半导体基底上；一第一图案化线路层，位在该保护层上；一第一图案化聚合物层，覆盖在该第一图案化线路层及该保护层上，该第一图案化聚合物层之开口曝露出该第一图案化线路层；一第一金属层，位在该第一图案化聚合物层之开口内；一第一线圈，位在该第一图案化聚合物层上并电连接至该第一金属层。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一第一金属层，位在该接垫上；一第一聚合物层，位在该第一金属层之侧缘包覆该第一金属层，其中位在该第一金属层顶部之该第一聚合物层具有至少一开口曝露出该第一金属层。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一金层，位在该接垫上；利用卷带自动贴合(Tape Automated Bonding；TAB)使该金层接合在一软性基板上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一金层，位在该接垫上；利用一异方性导电胶(ACF)使该金层接合在一软性基板上。 为了本发明上述之目的，提出一种线路组件结构，包括一半导体基底；一细连接结构，位在该半导体基底上；一保护层，位在该细连接结构上；一金属线路层，位在该保护层上，该金属线路层具有一接垫；一金层，位在该接垫上；利用一异方性导电胶(ACF)使该金层接合在一玻璃基板上。 底下借由具体实施例配合所附的图式详加说明，当更容易了解本发明之目的、技术内容、特点及其所达成之功效。