公开(公告)号：US5841712A

公开(公告)日：1998-11-24

申请号：US938590

申请日：1997-09-26

申请人： Dennis L. Wendell ,  Benjamin S. Wong

发明人： Dennis L. Wendell ,  Benjamin S. Wong

IPC分类号： G06F12/10 ,  G11C7/06 ,  G11C7/10 ,  G11C7/22 ,  G11C8/14 ,  G11C11/408 ,  G11C11/412 ,  G11C11/418 ,  G11C29/00 ,  G11C29/02 ,  G11C29/18 ,  G11C29/32 ,  G11C29/50 ,  H03K3/356 ,  H03K5/00 ,  H03K5/13 ,  H03L7/08 ,  H03L7/099 ,  G11C7/00

CPC分类号： G11C29/84 ,  G11C11/4087 ,  G11C11/412 ,  G11C11/418 ,  G11C29/02 ,  G11C29/021 ,  G11C29/025 ,  G11C29/026 ,  G11C29/028 ,  G11C29/18 ,  G11C29/32 ,  G11C29/50 ,  G11C29/50004 ,  G11C29/50012 ,  G11C29/50016 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/22 ,  G11C8/14 ,  H03K3/356156 ,  H03K5/13 ,  H03L7/08 ,  G11C11/401 ,  G11C11/41 ,  G11C16/04 ,  G11C17/14 ,  G11C2029/5004 ,  G11C2029/5006 ,  H03K2005/00019 ,  H03K2005/00071 ,  H03L7/0995

摘要： A redundancy circuit and method allows replacement of failed memory cells in a semiconductor memory array. Redundancy true and redundancy not comparator circuits are provided in dynamic logic to selectively enable and disable respective redundant row predecode and normal row predecode circuits. In one embodiment, redundancy circuits are row redundancy circuits. As compared with single static row redundancy comparator circuits which are limited by setup time constraints and which degrade access time irrespective of redundant row utilization, a dual dynamic comparator design reduces access time penalties when redundancy is enabled and eliminates access time penalties when redundancy is not required in a particular semiconductor memory array.

摘要翻译： 冗余电路和方法允许替换半导体存储器阵列中的故障存储器单元。 在动态逻辑中提供冗余真实和冗余不是比较器电路，以选择性地启用和禁用相应的冗余行预解码和正常行预解码电路。 在一个实施例中，冗余电路是行冗余电路。 与单个静态行冗余比较器电路相比，其受到建立时间约束的限制，并且与冗余行利用率无关地降低了访问时间，双重动态比较器设计减少了冗余启用时的访问时间损失，并且在不需要冗余时消除了访问时间损失 在特定的半导体存储器阵列中。

公开(公告)号：US5829015A

公开(公告)日：1998-10-27

申请号：US790251

申请日：1997-01-28

申请人： Hideshi Maeno

发明人： Hideshi Maeno

IPC分类号： G11C11/41 ,  G06F11/22 ,  G06F12/16 ,  G11C29/00 ,  G11C29/02 ,  G11C29/12 ,  G11C29/32 ,  G11C29/56 ,  G06F12/00 ,  G06F13/00

CPC分类号： G11C29/32

摘要： Multi-port RAM having a RAM core and signal transfer circuit transforming a predetermined signal between the RAM core and a random logic portion. The signal transfer circuit includes a scan path circuit. The scan path circuit for an address signal (ASCAN0), a scan path circuit for a data input signal (DSCAN0) and a selector circuit (ASEL) are provided on the write side, and no scan path circuit is provided on the read side. A read address is supplied through selector circuits (FSEL 2 and RSEL2) termed read address supply device provided on the read side. Thus, reduction of the test circuit allows area reduction of a chip and cost cutting in a semiconductor integrated circuit.

摘要翻译： 具有RAM核心和信号传送电路的多端口RAM将RAM核心和随机逻辑部分之间的预定信号变换。 信号传送电路包括扫描路径电路。 在写入侧设置有用于地址信号（ASCAN0）的扫描路径电路，数据输入信号用扫描路径电路（DSCAN0）和选择电路（ASEL），在读取侧不设置扫描路径电路。 通过在读取侧提供的称为读取地址提供装置的选择器电路（FSEL 2和RSEL2）提供读取地址。 因此，测试电路的减少允许芯片的面积减小和半导体集成电路中的成本削减。

公开(公告)号：US5781558A

公开(公告)日：1998-07-14

申请号：US854976

申请日：1997-05-13

申请人： Graham Donald Inglis ,  Barry Gordon Radley

发明人： Graham Donald Inglis ,  Barry Gordon Radley

IPC分类号： G01R31/3185 ,  G11C29/32 ,  G06F11/00

CPC分类号： G11C29/32 ,  G01R31/318552

摘要： A data processing system has at least one processing module containing one or more blocks of memory, having control registers which are accessible via a diagnostic interface, and a clock module which distributes system clocks to the processing module(s), the operation of which is controllable using a similar diagnostic interface. One of the possible actions in the clock module is the generation of a single-shot clock pulse. A diagnostic control unit is connected to the separate diagnostic interfaces of the processing module(s) and the clock module, and is capable of simultaneously controlling the two diagnostic interfaces in such a way that a single-shot clock pulse can be synchronized with the diagnostic access to a processing module to effect the loading or dumping of a block of memory line by line.

摘要翻译： 数据处理系统具有至少一个包含一个或多个存储器块的处理模块，其具有经由诊断接口可访问的控制寄存器，以及将系统时钟分配给处理模块的时钟模块，其操作是 可以使用类似的诊断界面进行控制。 时钟模块中的一个可能的动作是产生单次时钟脉冲。 诊断控制单元连接到处理模块和时钟模块的单独的诊断接口，并且能够以这样的方式同时控制两个诊断接口，使得单次时钟脉冲可以与诊断同步 访问处理模块以逐行加载或转储一个存储器块。

公开(公告)号：US5754758A

公开(公告)日：1998-05-19

申请号：US638372

申请日：1996-04-26

申请人： Sang-Hyeon Baeg ,  Heon-cheol Kim ,  Ho-royng Kim ,  Chang-hyun Cho

发明人： Sang-Hyeon Baeg ,  Heon-cheol Kim ,  Ho-royng Kim ,  Chang-hyun Cho

IPC分类号： G06F12/16 ,  G06F13/00 ,  G11C29/32 ,  G01R31/28 ,  G06F11/22

CPC分类号： G11C29/32

摘要： A serial memory interface includes a register having a plurality of flip-flops forming a scan chain and coupled to both the input and output terminals of memory cells. An interlaced scan is established by interconnecting scan chains between multiple memory blocks. The interface structure provides a means for efficiently performing a built-in self test of an embedded memory while requiring minimal overhead in hardware structure.

摘要翻译： 串行存储器接口包括具有形成扫描链并耦合到存储器单元的输入和输出端的多个触发器的寄存器。 通过在多个存储器块之间互连扫描链来建立隔行扫描。 接口结构提供了一种有效地执行嵌入式存储器的内置自检的方式，同时在硬件结构中需要最小的开销。

公开(公告)号：US5687179A

公开(公告)日：1997-11-11

申请号：US415121

申请日：1995-03-29

申请人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

发明人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

IPC分类号： G06F13/38 ,  G01R31/3185 ,  G11C29/32

CPC分类号： G01R31/318558 ,  G11C29/32

摘要： A serial scan path communication architecture includes a plurality of circuits (30), some of which may include a memory (36). A memory access controller (38) is included on circuits with a memory (36) such that serial data may be written to and written from the memories without having to repetitively cycle through multiple shift operations.

摘要翻译： 串行扫描路径通信架构包括多个电路（30），其中一些电路可以包括存储器（36）。 存储器访问控制器（38）包括在具有存储器（36）的电路上，使得串行数据可以被写入存储器并从存储器写入，而不必重复地循环通过多个移位操作。

公开(公告)号：US5661732A

公开(公告)日：1997-08-26

申请号：US572841

申请日：1995-12-14

申请人： Tin-Chee Lo ,  William Vincent Huott

发明人： Tin-Chee Lo ,  William Vincent Huott

IPC分类号： G06F11/22 ,  G06F11/267 ,  G06F11/273 ,  G11C29/00 ,  G11C29/10 ,  G11C29/16 ,  G11C29/32

CPC分类号： G06F11/22 ,  G01R31/318385 ,  G06F11/2236 ,  G06F11/2294 ,  G11C29/16 ,  G11C29/789 ,  G11C29/10 ,  G11C29/32

摘要： Computer system element has a VLSI array with redundant areas and an ABIST (Array Built-In Self Test system). The ABIST controller allows self test functions (e.g. test patterns, read/write access, and test sequences) to be used with dual logical views to reduce test time. The ABIST generates pseudo-random address patterns for improved test coverage. A jump-to-third pointer control command enables branching to perform looping after a background has been filled. A data register is divided into multiple sections to enable a Walking/Marching pattern to be executed individually and concurrently in the dual views to further reduce test times.

摘要翻译： 计算机系统元件具有冗余区域的VLSI阵列和ABIST（阵列内置自检系统）。 ABIST控制器允许自检功能（例如测试模式，读/写访问和测试序列）与双逻辑视图一起使用以减少测试时间。 ABIST生成伪随机地址模式，以提高测试覆盖率。 跳转到第三个指针控制命令使分支在后台填充后执行循环。 数据寄存器被分成多个部分，以便在双重视图中单独并行地执行步行/行进模式，以进一步减少测试时间。

公开(公告)号：US5650734A

公开(公告)日：1997-07-22

申请号：US570117

申请日：1995-12-11

申请人： Michael Hsiao-Ming Chu ,  Rakesh H. Patel

发明人： Michael Hsiao-Ming Chu ,  Rakesh H. Patel

IPC分类号： G01R31/3185 ,  G06F17/50 ,  G11C29/32 ,  G11C29/44 ,  G11C29/48 ,  G11C29/52 ,  H03K19/177

CPC分类号： G11C29/48 ,  G01R31/318561 ,  G06F17/5054 ,  G11C29/44 ,  G11C29/52 ,  G11C29/32

摘要： An integrated circuit with programmable transistors is programmed via a state machine on the integrated circuit. For example, the integrated circuit may be a programmable logic device, and the state machine may be a JTAG state machine. Each integrated circuit may have on it a register containing data indicating how long a particular programming operation should continue in order to be successful for that circuit. External programming control apparatus first reads that data and then at least partly bases the timing of programming instructions applied to the integrated circuit on that data. The integrated circuit may have an on-board programming voltage generating circuit which is turned on only by appropriate instructions from the external programming control apparatus. The external programming control apparatus controls the sequence and timing of all programming operations via the state machine port of the integrated circuit.

摘要翻译： 具有可编程晶体管的集成电路通过集成电路上的状态机进行编程。 例如，集成电路可以是可编程逻辑器件，并且状态机可以是JTAG状态机。 每个集成电路可以在其上具有包含指示特定编程操作应该持续多久才能使该电路成功的数据的寄存器。 外部编程控制装置首先读取数据，然后至少部分地基于应用于该数据的集成电路的编程指令的定时。 集成电路可以具有仅通过来自外部编程控制装置的适当指令而导通的板上编程电压产生电路。 外部编程控制装置经由集成电路的状态机端口控制所有编程操作的顺序和定时。

公开(公告)号：US5521870A

公开(公告)日：1996-05-28

申请号：US354086

申请日：1994-12-06

申请人： Toru Ishikawa

发明人： Toru Ishikawa

IPC分类号： G01R31/28 ,  G11C7/10 ,  G11C11/401 ,  G11C11/413 ,  G11C29/00 ,  G11C29/32 ,  G11C29/34 ,  G11C29/38 ,  G11C11/40

CPC分类号： G11C7/1036 ,  G11C29/32 ,  G11C29/38 ,  G11C2029/4002

摘要： A semiconductor memory device includes a plurality of memory blocks, a write circuit for writing data into the memory blocks, a read circuit for reading data from the memory blocks, a plurality of serial registers, each of which is connected to the corresponding memory block to output serially a plurality of data read from the memory block, a plurality of switches, each of which is arranged between two adjacent ones of the serial registers to connect the serial registers in series, and a coincidence detection circuit for detecting a coincidence of data outputted from a final serial register arranged at a final end of the serial registers connected by the switches with data outputted from a serial register arranged immediately before the final serial register.

摘要翻译： 半导体存储器件包括多个存储块，用于将数据写入存储块的写入电路，用于从存储块读取数据的读取电路，多个串行寄存器，每个串行寄存器连接到相应的存储器块 输出从存储块读取的多个数据，多个开关，每个开关布置在串联寄存器的两个相邻串行寄存器之间，以串联串行寄存器;以及一致检测电路，用于检测输出的数据的一致 从布置在由开关连接的串行寄存器的最后一端的最终串行寄存器与从紧接在最后串行寄存器之前排列的串行寄存器输出的数据组成。

公开(公告)号：US5469445A

公开(公告)日：1995-11-21

申请号：US140156

申请日：1993-11-04

申请人： Michael Nicolaidis

发明人： Michael Nicolaidis

IPC分类号： G01R31/3185 ,  G06F11/22 ,  G06F11/267 ,  G06F11/27 ,  G06F11/273 ,  G11C29/32 ,  G11C29/40 ,  G06F11/26 ,  G11C29/00

CPC分类号： G01R31/318527 ,  G01R31/318533 ,  G01R31/318536 ,  G06F11/27 ,  G11C29/32 ,  G11C29/40 ,  G06F11/221 ,  G06F11/2273 ,  G06F11/2733 ,  G06F2201/83

摘要： To carry out a transparent test of integrated circuits, all of the state registers and input/output registers that determine the applications' execution context are included into circular scan paths having the output of the last stage connected to the input of the first stage. Before the test, the contents of the registers are shifted via the scan path into a RAM. After the test, the saved contents of the registers are reloaded from the RAM to the registers via the scan path.

摘要翻译： 为了进行集成电路的透明测试，确定应用执行上下文的所有状态寄存器和输入/输出寄存器被包括在具有连接到第一级的输入的最后级的输出的循环扫描路径中。 在测试之前，寄存器的内容通过扫描路径移位到RAM中。 在测试之后，寄存器的保存内容通过扫描路径从RAM重新加载到寄存器。

公开(公告)号：US5394403A

公开(公告)日：1995-02-28

申请号：US897801

申请日：1992-06-12

申请人： Michael F. Klein

发明人： Michael F. Klein

IPC分类号： G01R31/28 ,  G06F11/22 ,  G11C29/00 ,  G11C29/12 ,  G11C29/32 ,  G11C29/52 ,  H01L21/66

CPC分类号： G11C29/32 ,  G11C29/52

摘要： A method and apparatus is provided for testing self timed memory arrays which does not affect the state of cells within the arrays not being tested. Each memory array has a plurality of control, address and data registers which are coupled to the respective control, address and data lines into the memory array. A timing generator circuit receives an external clock pulse and provides the self-timed clock pulses to the memory array. During the shift mode, the control, address and data registers are chained together such that data for testing can be scanned serially into the registers. In order to prevent unplanned array modification operations from occurring during the shift mode because a bit shifted into the write-enable or clear register at the time a clock pulse derived from the timing circuitry is generated, a logic means is provided to disable all clock pulses during the shift mode. A separate shift clock pulse is provided during shift mode to shift the test information into the control, address and data registers. Once the information is shifted in, a separate test clock pulse is issued to cause the operation indicated by the data in the address, control and data registers to be performed. Thus, the operation identified by the control address and data registers is performed without affecting the state of the control registers of adjacent memory arrays and without affecting the state of other memory cells and components on the chip while maintaining the same temporal state of the chip.

摘要翻译： 提供了一种用于测试自定时存储器阵列的方法和装置，其不影响未被测试的阵列内的单元的状态。 每个存储器阵列具有多个控制，地址和数据寄存器，其被耦合到相应的控制，地址和数据线到存储器阵列中。 定时发生器电路接收外部时钟脉冲并将自定时钟脉冲提供给存储器阵列。 在移位模式期间，控制，地址和数据寄存器链接在一起，以便用于测试的数据可以串行扫描到寄存器中。 为了防止在移位模式期间发生意外的阵列修改操作，因为在产生从定时电路导出的时钟脉冲的时刻移入到写使能或清零寄存器的位，提供逻辑装置以禁止所有的时钟脉冲 在换档模式。 在移位模式下提供单独的移位时钟脉冲，将测试信息转移到控制，地址和数据寄存器中。 一旦信息被移入，则发出单独的测试时钟脉冲，以使得由地址，控制和数据寄存器中的数据指示的操作被执行。 因此，在不影响相邻存储器阵列的控制寄存器的状态的情况下执行由控制地址和数据寄存器识别的操作，并且在保持芯片的相同时间状态的同时不影响芯片上的其他存储器单元和组件的状态。