公开(公告)号：US20120190163A1

公开(公告)日：2012-07-26

申请号：US13107679

申请日：2011-05-13

申请人： Szu-Hung Chen ,  Hung-Min Chen ,  Yu-Sheng Lai ,  Wen-Fa Wu ,  Fu-Liang Yang

发明人： Szu-Hung Chen ,  Hung-Min Chen ,  Yu-Sheng Lai ,  Wen-Fa Wu ,  Fu-Liang Yang

IPC分类号： H01L21/336

CPC分类号： H01L29/6653 ,  H01L29/665 ,  H01L29/7833

摘要： A method for making a dual silicide or germanide semiconductor comprises steps of providing a semiconductor substrate, forming a gate, forming source/drain regions, forming a first silicide, reducing spacers thickness and forming a second silicide. Forming a gate comprises forming an insulating layer over the semiconductor substrate, and forming the gate over the insulating layer. Forming source/drain regions comprises forming lightly doped source/drain regions in the semiconductor substrate adjacent to the insulating layer, forming spacers adjacent to the gate and over part of the lightly doped source/drain regions, and forming heavily doped source/drain regions in the semiconductor substrate. The first silicide is formed on an exposed surface of lightly and heavily doped source/drain regions. The second silicide is formed on an exposed surface of lightly doped source/drain regions. A first germanide and second germanide may replace the first silicide and the second silicide.

摘要翻译： 制造双硅化物或锗化硅半导体的方法包括提供半导体衬底，形成栅极，形成源极/漏极区域，形成第一硅化物，减少间隔物厚度和形成第二硅化物的步骤。 形成栅极包括在半导体衬底上形成绝缘层，并在绝缘层上形成栅极。 形成源极/漏极区域包括在与绝缘层相邻的半导体衬底中形成轻掺杂源极/漏极区域，在栅极和轻掺杂源极/漏极区域的一部分上形成间隔物，并且形成重掺杂的源极/漏极区域 半导体衬底。 第一硅化物形成在轻掺杂和重掺杂的源/漏区的暴露表面上。 第二硅化物形成在轻掺杂源极/漏极区域的暴露表面上。 第一个锗化物和第二个锗化物可以替代第一个硅化物和第二个硅化物。

公开(公告)号：US08154003B2

公开(公告)日：2012-04-10

申请号：US11836593

申请日：2007-08-09

申请人： Tzyh-Cheang Lee ,  Fu-Liang Yang ,  Tseung-Yuen Tseng ,  Chih-Yang Lin

发明人： Tzyh-Cheang Lee ,  Fu-Liang Yang ,  Tseung-Yuen Tseng ,  Chih-Yang Lin

IPC分类号： H01L45/00

CPC分类号： H01L45/12 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1608

摘要： The present disclosure provides a memory cell. The memory cell includes a first electrode, a variable resistive material layer coupled to the first electrode, a metal oxide layer coupled the variable resistive material layer; and a second electrode coupled to the metal oxide layer. In an embodiment, the metal oxide layer provides a constant resistance.

摘要翻译： 本公开提供了一种存储单元。 存储单元包括第一电极，耦合到第一电极的可变电阻材料层，耦合可变电阻材料层的金属氧化物层; 以及耦合到所述金属氧化物层的第二电极。 在一个实施例中，金属氧化物层提供恒定的电阻。

公开(公告)号：US07923759B2

公开(公告)日：2011-04-12

申请号：US11400853

申请日：2006-04-10

申请人： Chien-Chao Huang ,  Kuang-Hsin Chen ,  Fu-Liang Yang

发明人： Chien-Chao Huang ,  Kuang-Hsin Chen ,  Fu-Liang Yang

IPC分类号： H01L29/768

CPC分类号： H01L29/66553 ,  H01L21/28097 ,  H01L21/82345 ,  H01L21/823468 ,  H01L29/665 ,  H01L29/66507 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659

摘要： A method for manufacturing a metal gate includes providing a substrate including a gate electrode located on the substrate. A plurality of layers is formed, including a first layer located on the substrate and the gate electrode and a second layer adjacent the first layer. The layers are etched to form a plurality of adjacent spacers, including a first spacer located on the substrate and adjacent the gate electrode and a second spacer adjacent the first spacer. The first spacer is then etched and a metal layer is formed on the device immediately adjacent to the gate electrode. The metal layer is then reacted with the gate electrode to form a metal gate.

摘要翻译： 一种用于制造金属栅极的方法包括提供包括位于基板上的栅电极的基板。 形成多个层，包括位于衬底上的第一层和栅电极以及与第一层相邻的第二层。 这些层被蚀刻以形成多个相邻的间隔物，包括位于衬底上并且邻近栅电极的第一间隔物和邻近第一间隔物的第二间隔物。 然后蚀刻第一间隔物，并且在紧邻栅电极的器件上形成金属层。 然后金属层与栅电极反应形成金属栅极。

公开(公告)号：US20100140580A1

公开(公告)日：2010-06-10

申请号：US12703571

申请日：2010-02-10

申请人： Tzyh-Cheang Lee ,  Ming-Yi Yang ,  Fu-Liang Yang ,  Denny Duan-lee Tang

发明人： Tzyh-Cheang Lee ,  Ming-Yi Yang ,  Fu-Liang Yang ,  Denny Duan-lee Tang

IPC分类号： H01L45/00

CPC分类号： G11C11/5678 ,  G11C13/0004 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16

摘要： A phase change memory is provided. The method includes forming contact plugs in a first dielectric layer. A second dielectric layer is formed overlying the first dielectric layer and a trench formed therein exposing portions of the contact plugs. A metal layer is formed over surfaces of the trench. One or more heaters are formed from the metal layer such that each heater is formed along one or more sidewalls of the trench, wherein the portion of the heater along the sidewalls does not include a corner region of adjacent sidewalls. The trench is filled with a third dielectric layer, and a fourth dielectric layer is formed over the third dielectric layer. Trenches are formed in the fourth dielectric layer and filled with a phase change material. An electrode is formed over the phase change material.

摘要翻译： 提供了相变存储器。 该方法包括在第一电介质层中形成接触塞。 形成第二电介质层，覆盖第一电介质层和形成在其中的沟槽，暴露接触插塞的部分。 在沟槽的表面上形成金属层。 从金属层形成一个或多个加热器，使得每个加热器沿着沟槽的一个或多个侧壁形成，其中加热器沿侧壁的部分不包括相邻侧壁的拐角区域。 沟槽填充有第三电介质层，并且在第三介电层上形成第四电介质层。 在第四电介质层中形成沟槽并填充相变材料。 在相变材料上形成电极。

公开(公告)号：US07585711B2

公开(公告)日：2009-09-08

申请号：US11497586

申请日：2006-08-02

申请人： Hao-Yu Chen ,  Fu-Liang Yang

发明人： Hao-Yu Chen ,  Fu-Liang Yang

IPC分类号： H01L21/00

CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L27/1207 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7849 ,  H01L29/78639 ,  H01L29/78654

摘要： A selectively strained MOS device such as selectively strained PMOS device making up an NMOS and PMOS device pair without affecting a strain in the NMOS device the method including providing a semiconductor substrate comprising a lower semiconductor region, an insulator region overlying the lower semiconductor region and an upper semiconductor region overlying the insulator region; patterning the upper semiconductor region and insulator region to form a MOS active region; forming an MOS device comprising a gate structure and a channel region on the MOS active region; and, carrying out an oxidation process to oxidize a portion of the upper semiconductor region to produce a strain in the channel region.

摘要翻译： 选择性应变MOS器件，例如组成NMOS和PMOS器件对的选择性应变PMOS器件对，而不影响NMOS器件中的应变，该方法包括提供包括下半导体区域，覆盖下半导体区域的绝缘体区域和 上半导体区域覆盖绝缘体区域; 图案化上半导体区域和绝缘体区域以形成MOS有源区; 在所述MOS有源区上形成包括栅极结构和沟道区的MOS器件; 并且进行氧化处理以氧化上部半导体区域的一部分以在沟道区域中产生应变。

公开(公告)号：US07582947B2

公开(公告)日：2009-09-01

申请号：US11243959

申请日：2005-10-05

申请人： Chien-Chao Huang ,  Fu-Liang Yang

发明人： Chien-Chao Huang ,  Fu-Liang Yang

IPC分类号： H01L29/00 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

CPC分类号： H01L21/823412 ,  H01L21/823481 ,  H01L29/1037

摘要： A semiconductor structure having a recessed active region and a method for forming the same are provided. The semiconductor structure comprises a first and a second isolation structure having an active region therebetween. The first and second isolation structures have sidewalls with a tilt angle of substantially less than 90 degrees. The active region is recessed. By recessing the active region, the channel width is increased and device drive current is improved.

摘要翻译： 提供具有凹入的有源区的半导体结构及其形成方法。 半导体结构包括在其间具有有源区的第一和第二隔离结构。 第一和第二隔离结构具有基本上小于90度的倾斜角的侧壁。 活动区域是凹进的。 通过使有源区域凹陷，通道宽度增加并且器件驱动电流得到改善。

公开(公告)号：US07482231B2

公开(公告)日：2009-01-27

申请号：US11529067

申请日：2006-09-28

申请人： Tzyh-Cheang Lee ,  Fu-Liang Yang ,  Jiunn-Ren Hwang ,  Tsung-Lin Lee

发明人： Tzyh-Cheang Lee ,  Fu-Liang Yang ,  Jiunn-Ren Hwang ,  Tsung-Lin Lee

IPC分类号： H01L21/8239

CPC分类号： H01L29/4983 ,  H01L21/28282 ,  H01L21/823828 ,  H01L21/823864 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7923

摘要： Method of manufacturing a semiconductor chip. An array region gate stack is formed on an array region of a substrate and a periphery region gate stack is formed on a periphery region of a substrate. A first dielectric material, a charge-storing material, and a second dielectric material are deposited over the substrate. Portions of the first dielectric material, the charge-storing material, and the second dielectric material are removed to form storage structures on the array region gate stack and on the periphery region gate stack. The storage structures have a generally L-shaped cross-section. A first source/drain region is formed in the array region well. A third dielectric material and a spacer material are deposited over the substrate. Portions of the third dielectric material and the spacer material are removed to form spacers. A second source/drain region is formed in the periphery region well.

摘要翻译： 制造半导体芯片的方法 在基板的阵列区域上形成阵列区域栅极叠层，并且在基板的周边区域上形成周边区域栅叠层。 在衬底上沉积第一介电材料，电荷存储材料和第二介电材料。 去除第一介电材料的部分，电荷存储材料和第二介电材料，以在阵列区域栅极叠层和周边区域栅叠层上形成存储结构。 存储结构具有大致L形的横截面。 在阵列区域中形成第一源极/漏极区域。 在衬底上沉积第三介电材料和间隔物材料。 去除第三电介质材料和间隔物材料的部分以形成间隔物。 在周边区域中形成第二源极/漏极区域。

公开(公告)号：US20080285328A1

公开(公告)日：2008-11-20

申请号：US11749017

申请日：2007-05-15

申请人： Tzyh-Cheang Lee ,  Ming-Yi Yang ,  Fu-Liang Yang ,  Denny Duan-lee Tang

发明人： Tzyh-Cheang Lee ,  Ming-Yi Yang ,  Fu-Liang Yang ,  Denny Duan-lee Tang

IPC分类号： G11C11/56 ,  H01L45/00

CPC分类号： G11C11/5678 ,  G11C13/0004 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16

摘要： A phase change memory is provided. The method includes forming contact plugs in a first dielectric layer. A second dielectric layer is formed overlying the first dielectric layer and a trench formed therein exposing portions of the contact plugs. A metal layer is formed over surfaces of the trench. One or more heaters are formed from the metal layer such that each heater is formed along one or more sidewalls and a portion of the bottom of the trench, wherein the portion of the heater along the sidewalls does not include a corner region of adjacent sidewalls. The trench is filled with a third dielectric layer, and a fourth dielectric layer is formed over the third dielectric layer. Trenches are formed in the fourth dielectric layer and filled with a phase change material. An electrode is formed over the phase change material.

摘要翻译： 提供了相变存储器。 该方法包括在第一电介质层中形成接触塞。 形成第二电介质层，覆盖第一电介质层和形成在其中的沟槽，暴露接触插塞的部分。 在沟槽的表面上形成金属层。 从金属层形成一个或多个加热器，使得每个加热器沿沟槽的一个或多个侧壁和底部的一部分形成，其中加热器沿着侧壁的部分不包括相邻侧壁的拐角区域。 沟槽填充有第三电介质层，并且在第三介电层上形成第四电介质层。 在第四电介质层中形成沟槽并填充相变材料。 在相变材料上形成电极。

公开(公告)号：US07452778B2

公开(公告)日：2008-11-18

申请号：US11104348

申请日：2005-04-12

申请人： Hung-Wei Chen ,  Yee-Chia Yeo ,  Di-Hong Lee ,  Fu-Liang Yang ,  Chenming Hu

发明人： Hung-Wei Chen ,  Yee-Chia Yeo ,  Di-Hong Lee ,  Fu-Liang Yang ,  Chenming Hu

IPC分类号： H01L21/336

CPC分类号： H01L29/42384 ,  B82Y10/00 ,  H01L21/324 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/7854 ,  H01L29/78645 ,  H01L29/78696

摘要： Nano-wires, preferably of less than 20 nm diameter, can be formed with minimized risk of narrowing and breaking that results from silicon atom migration during an annealing process step. This is accomplished by masking portion of the active layer where silicon atomer would otherwise agglomerate with a material such as silicon dioxide, silicon nitride, or other dielectric that eliminates or substantially reduces the silicon atom migration. Nano-wires, nanotubes, nano-rods, and other features can be formed and can optionally be incorporated into devices, such as by use as a channel region in a transistor device.

摘要翻译： 可以形成直径小于20nm的纳米线，其最小化是在退火工艺步骤期间硅原子迁移导致的变窄和断裂的风险。 这是通过掩蔽有源层的一部分来实现的，其中硅一方面将以诸如二氧化硅，氮化硅或其它电介质的材料聚集，其消除或基本上减少硅原子迁移。 可以形成纳米线，纳米管，纳米棒和其它特征，并且可以可选地并入器件中，例如用作晶体管器件中的沟道区。

公开(公告)号：US20080237717A1

公开(公告)日：2008-10-02

申请号：US12110005

申请日：2008-04-25

申请人： Hao-Yu Chen ,  Chang-Yun Chang ,  Di-Hong Lee ,  Fu-Liang Yang

发明人： Hao-Yu Chen ,  Chang-Yun Chang ,  Di-Hong Lee ,  Fu-Liang Yang

IPC分类号： H01L27/12

CPC分类号： H01L29/78603 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203

摘要： An integrated circuit comprises a substrate and a buried dielectric formed in the substrate. The buried dielectric has a first thickness in a first region, a second buried dielectric thickness in a second region, and a step between the first and second regions. A semiconductor layer overlies the buried dielectric.

摘要翻译： 集成电路包括在衬底中形成的衬底和掩埋电介质。 掩埋电介质在第一区域具有第一厚度，在第二区域中具有第二埋入介质厚度，以及在第一和第二区域之间的台阶。 半导体层覆盖在埋入的电介质上。