公开(公告)号：US06969886B1

公开(公告)日：2005-11-29

申请号：US10889424

申请日：2004-07-12

申请人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

发明人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

IPC分类号： H01L21/28 ,  H01L21/314 ,  H01L21/336 ,  H01L31/119

CPC分类号： H01L29/66833 ,  H01L21/28282 ,  H01L21/3144

摘要： A SONOS flash memory device, including a semiconductor substrate; an ONO structure formed on the semiconductor substrate, the ONO structure including a bottom oxide layer, a dielectric charge storage layer and a top oxide layer, the bottom oxide layer having a super-stoichiometric oxygen content and an oxygen vacancy content of about 1010/cm2 or less, wherein the bottom oxide layer exhibits a reduced charge leakage relative to a bottom oxide layer having a stoichiometric or sub-stoichiometric oxygen content and a greater number of oxygen vacancies. In one embodiment, the bottom oxide layer has an oxygen vacancy content of substantially zero.

摘要翻译： 一种SONOS闪速存储器件，包括半导体衬底; 形成在半导体衬底上的ONO结构，所述ONO结构包括底部氧化物层，介电电荷存储层和顶部氧化物层，所述底部氧化物层的超化学计量氧含量和氧空位含量为约10 ^{10 / cm 2以下，其中底部氧化物层相对于具有化学计量或亚化学计量的氧含量和更大数量的氧的底部氧化物层显示出减小的电荷泄漏 空缺。 在一个实施方案中，底部氧化物层的氧空位含量基本为零。}

公开(公告)号：US06803265B1

公开(公告)日：2004-10-12

申请号：US10109234

申请日：2002-03-27

申请人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn M. Hopper ,  Pei-Yuan Gao

发明人： Minh Van Ngo ,  Arvind Halliyal ,  Tazrien Kamal ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Dawn M. Hopper ,  Pei-Yuan Gao

IPC分类号： H01L21337

CPC分类号： H01L27/11568 ,  H01L23/26 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A manufacturing method for an integrated circuit memory includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer. First and second bitlines are implanted and a wordline layer is deposited. A hard mask layer is deposited over the wordline layer. A photoresist is deposited over the wordline layer and used to form a hard mask. The photoresist is removed. The wordline layer is processed using the hard mask to form a wordline and the hard mask is removed. A reduced hydrogen, ultra-violet block data retention liner covers the wordline and the charge-trapping dielectric layer. The reduced hydrogen levels reduce the charge loss compared to prior art. The surface of the liner is processed to block UV light before completing the integrated circuit.

摘要翻译： 集成电路存储器的制造方法包括提供半导体衬底和沉积电荷俘获电介质层。 植入第一和第二位线，并存放字线层。 硬掩模层沉积在字线层上。 光刻胶沉积在字线层上并用于形成硬掩模。 去除光致抗蚀剂。 使用硬掩模处理字线层以形成字线，并且去除硬掩模。 减少的氢，紫外阻挡数据保持衬里覆盖字线和电荷捕获介电层。 与现有技术相比，降低的氢含量降低了电荷损失。 在完成集成电路之前，衬里的表面被处理以阻挡UV光。

公开(公告)号：US06765254B1

公开(公告)日：2004-07-20

申请号：US10460279

申请日：2003-06-12

申请人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Tazrien Kamal ,  Cinti X. Chen

发明人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Tazrien Kamal ,  Cinti X. Chen

IPC分类号： H01L27108

CPC分类号： H01L27/115 ,  H01L23/552 ,  H01L27/11521 ,  H01L27/11568 ,  H01L2924/0002 ,  H01L2924/00

摘要： According to one exemplary embodiment, a structure comprises a substrate. The structure further comprises at least one memory cell situated on the substrate. The at least one memory cell may be, for example, a flash memory cell, such as a SONOS flash memory cell. The structure further comprises an interlayer dielectric layer situated over the at least one memory cell and over the substrate. According to this exemplary embodiment, the structure further comprises a UV radiation blocking layer which comprises silicon-rich TCS nitride. Further, an oxide cap layer is situated over the UV radiation blocking layer. The structure might further comprise an antireflective coating layer over the oxide cap layer. The interlayer dielectric may comprise BPSG and the oxide cap layer may comprise TEOS oxide.

摘要翻译： 根据一个示例性实施例，一种结构包括基底。 该结构还包括位于基板上的至少一个存储单元。 至少一个存储单元可以是例如闪存单元，例如SONOS闪存单元。 所述结构还包括位于所述至少一个存储器单元上方并位于所述衬底之上的层间电介质层。 根据该示例性实施例，该结构还包括包含富含硅的TCS氮化物的UV辐射阻挡层。 此外，氧化物覆盖层位于UV辐射阻挡层上。 该结构还可以包括氧化物覆盖层上的抗反射涂层。 层间电介质可以包括BPSG，并且氧化物覆盖层可以包含TEOS氧化物。

公开(公告)号：US06706595B2

公开(公告)日：2004-03-16

申请号：US10100485

申请日：2002-03-14

申请人： Jean Y. Yang ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Yider Wu ,  Emmanuil Lingunis ,  Tazrien Kamal

发明人： Jean Y. Yang ,  Mark T. Ramsbey ,  Hidehiko Shiraiwa ,  Yider Wu ,  Emmanuil Lingunis ,  Tazrien Kamal

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L27/115

摘要： A manufacturing method for a MirrorBit® Flash memory includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer. First and second bitlines are implanted and a wordline layer is deposited. A hard mask layer is deposited over the wordline layer. The hard mask is of a material formulated for removal without damaging the charge-trapping dielectric layer. A photoresist is deposited over the wordline layer and used to form a hard mask. The photoresist is removed. The wordline layer is processed using the hard mask to form a wordline and the hard mask is removed. A salicide is grown without short-circuiting the first and second bitlines.

摘要翻译： 用于MirrorBit（闪存）闪存的制造方法包括提供半导体衬底和沉积电荷俘获电介质层。 植入第一和第二位线，并存放字线层。 硬掩模层沉积在字线层上。 硬掩模是配制用于去除而不损坏电荷捕获介电层的材料。 光刻胶沉积在字线层上并用于形成硬掩模。 去除光致抗蚀剂。 使用硬掩模处理字线层以形成字线，并且去除硬掩模。 生长自杀剂不会使第一和第二位线短路。

公开(公告)号：US06670241B1

公开(公告)日：2003-12-30

申请号：US10128771

申请日：2002-04-22

申请人： Tazrien Kamal ,  Arvind Halliyal ,  Minh Van Ngo ,  Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino

发明人： Tazrien Kamal ,  Arvind Halliyal ,  Minh Van Ngo ,  Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L29/66833

摘要： A device and method for manufacturing thereof for a MirrorBit® Flash memory includes providing a semiconductor substrate and successively depositing a first insulating layer, a charge-trapping layer, and a second insulating layer. First and second bitlines are implanted and wordlines are formed before completing the memory. Spacers are formed between the wordlines and an inter-layer dielectric layer is formed over the wordlines. One or more of the second insulating layer, wordlines, spacers, and inter-layer dielectric layers are deuterated, replacing hydrogen bonds with deuterium, thus improving data retention and substantially reducing charge loss.

摘要翻译： 用于制造MirrorBit（闪存）闪存的器件及其制造方法包括：提供半导体衬底，并依次沉积第一绝缘层，电荷俘获层和第二绝缘层。 植入第一和第二位线，并在完成内存之前形成字线。 在字线之间形成间隔，并且在字线之间形成层间电介质层。 第二绝缘层，字线，间隔层和层间电介质层中的一个或多个被氘化，用氘替代氢键，从而改善数据保留并显着降低电荷损失。

公开(公告)号：US06653191B1

公开(公告)日：2003-11-25

申请号：US10151576

申请日：2002-05-16

申请人： Jean Y. Yang ,  Arvind Halliyal ,  Amir H. Jafarpour ,  Tazrien Kamal ,  Mark T. Ramsbey ,  Emmanuil Lingunis ,  Hidehiko Shiraiwa

发明人： Jean Y. Yang ,  Arvind Halliyal ,  Amir H. Jafarpour ,  Tazrien Kamal ,  Mark T. Ramsbey ,  Emmanuil Lingunis ,  Hidehiko Shiraiwa

IPC分类号： H01L218247

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573

摘要： A method of manufacturing an integrated circuit includes providing a semiconductor substrate and depositing a charge-trapping dielectric layer and a gate dielectric layer over the semiconductor substrate. Bitlines are implanted closely in the semiconductor substrate and annealed using a rapid thermal anneal. Wordlines and gates are formed and source/drain junctions are implanted in the semiconductor substrate. An interlayer dielectric layer is deposited and the integrated circuit completed.

摘要翻译： 集成电路的制造方法包括提供半导体衬底，并在半导体衬底上沉积电荷俘获电介质层和栅介质层。 位线在半导体衬底中紧密地植入，并使用快速热退火退火。 形成字线和栅极，并且将源极/漏极结注入到半导体衬底中。 沉积层间电介质层并完成集成电路。

公开(公告)号：US06465306B1

公开(公告)日：2002-10-15

申请号：US09723635

申请日：2000-11-28

申请人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

发明人： Mark T. Ramsbey ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Michael A. Van Buskirk ,  David M. Rogers ,  Ravi Sunkavalli ,  Janet Wang ,  Narbeh Derhacobian ,  Yider Wu

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11573 ,  Y10S438/954 ,  Y10S438/981

摘要： One aspect of the present invention relates to a method of forming a non-volatile semiconductor memory device, involving the sequential or non-sequential steps of forming a charge trapping dielectric over a substrate, the substrate having a core region and a periphery region; removing at least a portion of the charge trapping dielectric in the periphery region; forming a gate dielectric in the periphery region; forming buried bitlines in the core region; and forming gates in the core region and the periphery region.

摘要翻译： 本发明的一个方面涉及一种形成非挥发性半导体存储器件的方法，涉及在衬底上形成电荷俘获电介质的顺序或非顺序步骤，所述衬底具有芯区域和外围区域; 去除外围区域中的电荷捕获电介质的至少一部分; 在周边区域形成栅电介质; 在核心区域形成掩埋位线; 并且在芯区域和周边区域中形成栅极。

公开(公告)号：US08673716B2

公开(公告)日：2014-03-18

申请号：US10118732

申请日：2002-04-08

申请人： Mark T. Ramsbey ,  Tazrien Kamal ,  Jean Y. Yang ,  Emmanuil Lingunis ,  Hidehiko Shiraiwa ,  Yu Sun

发明人： Mark T. Ramsbey ,  Tazrien Kamal ,  Jean Y. Yang ,  Emmanuil Lingunis ,  Hidehiko Shiraiwa ,  Yu Sun

IPC分类号： H01L21/8247

CPC分类号： H01L27/11568 ,  H01L27/105 ,  H01L27/11573

摘要： A method of manufacturing an integrated circuit is provided with a semiconductor substrate having a core region and a periphery region. A charge-trapping dielectric layer is deposited in the core region, and a gate dielectric layer is deposited in the periphery region. Bitlines are formed in the semiconductor substrate in the core region and not in the periphery region. A wordline-gate layer is formed and implanted with dopant in the core region and not in the periphery region. A wordline and gate are formed. Source/drain junctions are implanted with dopant in the semiconductor substrate around the gate, and the gate is implanted with a gate doping implantation in the periphery region and not in the core region.

摘要翻译： 集成电路的制造方法具有具有芯区域和周边区域的半导体基板。 在芯区域中沉积电荷捕获电介质层，并且在周边区域中沉积栅极电介质层。 位线在芯区域中的半导体衬底中而不是在周边区域中形成。 在芯区域而不是周边区域中形成并注入掺杂剂的字线栅层。 形成了一条字和门。 源极/漏极结在栅极周围的半导体衬底中注入掺杂剂，栅极注入栅极掺杂注入在外围区域而不在核心区域。

公开(公告)号：US20140015138A1

公开(公告)日：2014-01-16

申请号：US13545469

申请日：2012-07-10

申请人： Bradley Marc DAVIS ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

发明人： Bradley Marc DAVIS ,  Mark W. Randolph ,  Sung-Yong Chung ,  Hidehiko Shiraiwa

IPC分类号： H01L23/48 ,  H01L21/28

CPC分类号： H01L27/11521 ,  H01L21/28273

摘要： Methods and systems of fabricating a wordline protection structure are described. As described, the wordline protection structure includes a polysilicon structure formed adjacent to a memory core region. The polysilicon structure includes first doped region positioned on a core side of the polysilicon structure and a second doped region positioned on a spine side of the polysilicon structure. An un-doped region positioned between the first and second doped regions. A conductive layer is formed on top of the polysilicon structure and arranged so that it does not contact the un-doped region at either the transition between the first doped region and the un-doped region or the second doped region and un-doped region.

摘要翻译： 描述了制作字线保护结构的方法和系统。 如上所述，字线保护结构包括与存储器核心区域相邻形成的多晶硅结构。 多晶硅结构包括位于多晶硅结构的芯侧的第一掺杂区和位于多晶硅结构的脊侧的第二掺杂区。 位于第一和第二掺杂区域之间的未掺杂区域。 导电层形成在多晶硅结构的顶部，并且被布置成使得其在第一掺杂区域和未掺杂区域或第二掺杂区域和未掺杂区域之间的过渡处不接触未掺杂区域。

公开(公告)号：US08598005B2

公开(公告)日：2013-12-03

申请号：US13185390

申请日：2011-07-18

申请人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

发明人： Simon Siu-Sing Chan ,  Hidehiko Shiraiwa ,  Chuan Lin ,  Lei Xue ,  Kenichi Ohtsuka ,  Angela Tai Hui

IPC分类号： H01L29/772

CPC分类号： H01L29/6656 ,  H01L21/28282 ,  H01L21/823418 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/11573 ,  H01L29/6653

摘要： A method and manufacture for memory device fabrication is provided. Spacer formation and junction formation is performed on both: a memory cell region in a core section of a memory device in fabrication, and a high-voltage device region in a periphery section of the memory device in fabrication. The spacer formation and junction formation on both the memory cell region and the high-voltage device region includes performing a rapid thermal anneal. After performing the spacer formation and junction formation on both the memory cell region and the high-voltage device region, spacer formation and junction formation is performed on a low-voltage device region in the periphery section.

摘要翻译： 提供了一种用于存储器件制造的方法和制造。 在制造中的存储器件的芯部中的存储单元区域和存储器件的外围部分中的高电压器件区域两者都执行间隔物形成和结形成。 在存储单元区域和高压器件区域上的间隔物形成和结形成包括执行快速热退火。 在对存储单元区域和高压器件区域进行间隔物形成和结形成之后，在周边部分的低电压器件区域上进行间隔物形成和结形成。