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    Structure and method for preventing UV radiation damage and increasing data retention in memory cells
    1.
    发明授权
    Structure and method for preventing UV radiation damage and increasing data retention in memory cells 有权
    用于防止紫外线辐射损伤并增加记忆单元中数据保留的结构和方法

    公开(公告)号：US06765254B1

    公开(公告)日：2004-07-20

    申请号：US10460279

    申请日：2003-06-12

    申请人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Tazrien Kamal ,  Cinti X. Chen

    发明人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Hidehiko Shiraiwa ,  Rinji Sugino ,  Tazrien Kamal ,  Cinti X. Chen

    IPC分类号： H01L27108

    CPC分类号： H01L27/115 ,  H01L23/552 ,  H01L27/11521 ,  H01L27/11568 ,  H01L2924/0002 ,  H01L2924/00

    摘要： According to one exemplary embodiment, a structure comprises a substrate. The structure further comprises at least one memory cell situated on the substrate. The at least one memory cell may be, for example, a flash memory cell, such as a SONOS flash memory cell. The structure further comprises an interlayer dielectric layer situated over the at least one memory cell and over the substrate. According to this exemplary embodiment, the structure further comprises a UV radiation blocking layer which comprises silicon-rich TCS nitride. Further, an oxide cap layer is situated over the UV radiation blocking layer. The structure might further comprise an antireflective coating layer over the oxide cap layer. The interlayer dielectric may comprise BPSG and the oxide cap layer may comprise TEOS oxide.

    摘要翻译： 根据一个示例性实施例，一种结构包括基底。 该结构还包括位于基板上的至少一个存储单元。 至少一个存储单元可以是例如闪存单元，例如SONOS闪存单元。 所述结构还包括位于所述至少一个存储器单元上方并位于所述衬底之上的层间电介质层。 根据该示例性实施例，该结构还包括包含富含硅的TCS氮化物的UV辐射阻挡层。 此外，氧化物覆盖层位于UV辐射阻挡层上。 该结构还可以包括氧化物覆盖层上的抗反射涂层。 层间电介质可以包括BPSG，并且氧化物覆盖层可以包含TEOS氧化物。

    Structure and method for preventing process-induced UV radiation damage in a memory cell
    4.
    发明授权
    Structure and method for preventing process-induced UV radiation damage in a memory cell 有权
    用于防止在存储器单元中的加工诱导的UV辐射损伤的结构和方法

    公开(公告)号：US06833581B1

    公开(公告)日：2004-12-21

    申请号：US10460282

    申请日：2003-06-12

    申请人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Kouros Ghandehari ,  Hirokazu Tokuno

    发明人： Angela Hui ,  Minh V. Ngo ,  Ning Cheng ,  Jaeyong Park ,  Jean Y. Yang ,  Kouros Ghandehari ,  Hirokazu Tokuno

    IPC分类号： H01L29788

    CPC分类号： H01L27/11568 ,  H01L23/556 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

    摘要： According to one exemplary embodiment, a structure comprises a substrate. The structure further comprises at least one memory cell situated on the substrate. The at least one memory cell may be, for example, a flash memory cell, such as a SONOS flash memory cell and may include a gate situated over an ONO stack. The structure further comprises an interlayer dielectric layer situated over the at least one memory cell and over the substrate. According to this exemplary embodiment, the structure further comprises a UV radiation blocking layer situated directly over the interlayer dielectric layer, where the UV radiation blocking layer is selected from the group consisting of silicon-rich oxide and silicon-rich nitride. The UV radiation blocking layer may have a thickness of between approximately 1500.0 Angstroms and approximately 2000.0 Angstroms, for example.

    摘要翻译： 根据一个示例性实施例，一种结构包括基底。 该结构还包括位于基板上的至少一个存储单元。 至少一个存储器单元可以是例如闪速存储器单元，例如SONOS闪存单元，并且可以包括位于ONO堆栈上的门。 所述结构还包括位于所述至少一个存储器单元上方并位于所述衬底之上的层间电介质层。 根据该示例性实施例，该结构还包括直接位于层间电介质层上的UV辐射阻挡层，其中UV辐射阻挡层选自富硅氧化物和富含硅的氮化物。 例如，UV辐射阻挡层的厚度可以在约1500.0埃和约2000.0埃之间。

    ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices
    6.
    发明授权
    ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices 有权
    ONO制造工艺，用于降低闪存器件底部氧化层中的氧空位

    公开(公告)号：US06803275B1

    公开(公告)日：2004-10-12

    申请号：US10308518

    申请日：2002-12-03

    申请人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

    发明人： Jaeyong Park ,  Hidehiko Shiraiwa ,  Arvind Halliyal ,  Jean Y. Yang ,  Inkuk Kang ,  Tazrien Kamal ,  Amir H. Jafarpour

    IPC分类号： H01L21336

    CPC分类号： H01L29/66833 ,  H01L21/28282 ,  H01L21/3144

    摘要： Process for fabricating a SONOS flash memory device, including in one embodiment, forming a bottom oxide layer of an ONO structure on a semiconductor substrate, wherein the bottom oxide layer has a first oxygen vacancy content; treating the bottom oxide layer to decrease the first oxygen vacancy content to a second oxygen vacancy content; and depositing a dielectric charge-storage layer on the bottom oxide layer. In another embodiment, a process for fabricating a SONOS flash memory device includes forming a bottom oxide layer of an ONO structure on the semiconductor substrate under strongly oxidizing conditions, wherein the bottom oxide layer has a super-stoichiometric oxygen content and an oxygen vacancy content reduced relative to a bottom oxide layer formed by a conventional process; and depositing a dielectric charge-storage layer on the bottom oxide layer.

    摘要翻译： 在一个实施例中，包括在半导体衬底上形成ONO结构的底部氧化物层的SONOS闪速存储器件的制造方法，其中底部氧化物层具有第一氧空位含量; 处理底部氧化物层以将第一氧空位含量降低至第二氧空位含量; 以及在底部氧化物层上沉积介电电荷存储层。 在另一个实施例中，制造SONOS闪速存储器件的工艺包括在强氧化条件下在半导体衬底上形成ONO结构的底部氧化物层，其中底部氧化物层具有超化学计量的氧含量和氧空位含量降低 相对于通过常规方法形成的底部氧化物层; 以及在底部氧化物层上沉积介电电荷存储层。

    Bitline hard mask spacer flow for memory cell scaling
    10.
    发明授权
    Bitline hard mask spacer flow for memory cell scaling 有权
    位线硬掩模间隔流程用于存储单元缩放

    公开(公告)号：US06927145B1

    公开(公告)日：2005-08-09

    申请号：US10770673

    申请日：2004-02-02

    申请人： Jean Y. Yang ,  Mark T. Ramsbey ,  Jaeyong Park ,  Tazrien Kamal ,  Emmanuil H. Lingunis

    发明人： Jean Y. Yang ,  Mark T. Ramsbey ,  Jaeyong Park ,  Tazrien Kamal ,  Emmanuil H. Lingunis

    IPC分类号： H01L21/027 ,  H01L21/761 ,  H01L21/8246 ,  H01L27/115

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： The invention is a semiconductor device and a method of forming the semiconductor device. The semiconductor device comprises a substrate; buried bitlines formed in the substrate narrower than achievable at a resolution limit of lithography; a doped region formed adjacent at least one of the buried bitlines; a charge trapping layer disposed over the substrate; and a conductive layer disposed over the charge trapping layer, wherein the doped region adjacent the least one of the buried bitlines inhibits a leakage current between the buried bitlines.

    摘要翻译： 本发明是半导体器件和形成半导体器件的方法。 半导体器件包括衬底; 在衬底中形成的掩埋位线比在光刻的分辨率极限下可实现的更窄; 与所述掩埋位线中的至少一个相邻地形成的掺杂区域; 设置在所述基板上的电荷捕获层; 以及设置在所述电荷俘获层上的导电层，其中与所述掩埋位线中的至少一个相邻的所述掺杂区域抑制所述掩埋位线之间的漏电流。