公开(公告)号：US09029945B2

公开(公告)日：2015-05-12

申请号：US13102510

申请日：2011-05-06

申请人： Sei-Hyung Ryu ,  Doyle Craig Capell ,  Lin Cheng ,  Sarit Dhar ,  Charlotte Jonas ,  Anant Agarwal ,  John Palmour

发明人： Sei-Hyung Ryu ,  Doyle Craig Capell ,  Lin Cheng ,  Sarit Dhar ,  Charlotte Jonas ,  Anant Agarwal ,  John Palmour

IPC分类号： H01L29/66 ,  H01L29/15 ,  H01L31/0312 ,  H01L29/78 ,  H01L29/06 ,  H01L29/739 ,  H01L29/04 ,  H01L29/16

CPC分类号： H01L29/7802 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/7395

摘要： A semiconductor device includes a drift layer having a first conductivity type, a well region in the drift layer having a second conductivity type opposite the first conductivity type, and a source region in the well region. The source region has the first conductivity type and defines a channel region in the well region. The source region includes a lateral source region adjacent the channel region and a plurality of source contact regions extending away from the lateral source region opposite the channel region. A body contact region having the second conductivity type is between at least two of the plurality of source contact regions and is in contact with the well region. A source ohmic contact overlaps at least one of the source contact regions and the body contact region. A minimum dimension of a source contact area of the semiconductor device is defined by an area of overlap between the source ohmic contact and the at least one source contact region.

摘要翻译： 半导体器件包括具有第一导电类型的漂移层，漂移层中具有与第一导电类型相反的第二导电类型的阱区，以及阱区中的源极区。 源区具有第一导电类型并且在阱区中限定沟道区。 源极区域包括与沟道区域相邻的横向源极区域和远离与沟道区域相对的横向源极区域延伸的多个源极接触区域。 具有第二导电类型的体接触区域在多个源极接触区域中的至少两个之间并且与阱区域接触。 源欧姆触点与源极接触区域和身体接触区域中的至少一个重叠。 半导体器件的源极接触区域的最小尺寸由源极欧姆接触和至少一个源极接触区域之间的重叠区域限定。

公开(公告)号：US08738860B1

公开(公告)日：2014-05-27

申请号：US13280927

申请日：2011-10-25

申请人： Patrick Robert Griffin ,  Mathew Hostetter ,  Anant Agarwal ,  Chyi-Chang Miao ,  Christopher D. Metcalf ,  Bruce Edwards ,  Carl G. Ramey ,  Mark B. Rosenbluth ,  David M. Wentzlaff ,  Christopher J. Jackson ,  Ben Harrison ,  Kenneth M. Steele ,  John Amann ,  Shane Bell ,  Richard Conlin ,  Kevin Joyce ,  Christine Deignan ,  Liewei Bao ,  Matthew Mattina ,  Ian Rudolf Bratt ,  Richard Schooler

发明人： Patrick Robert Griffin ,  Mathew Hostetter ,  Anant Agarwal ,  Chyi-Chang Miao ,  Christopher D. Metcalf ,  Bruce Edwards ,  Carl G. Ramey ,  Mark B. Rosenbluth ,  David M. Wentzlaff ,  Christopher J. Jackson ,  Ben Harrison ,  Kenneth M. Steele ,  John Amann ,  Shane Bell ,  Richard Conlin ,  Kevin Joyce ,  Christine Deignan ,  Liewei Bao ,  Matthew Mattina ,  Ian Rudolf Bratt ,  Richard Schooler

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/1441

摘要： A computing system comprises one or more cores. Each core comprises a processor. In some implementations, each processor is coupled to a communication network among the cores. In some implementations, a switch in each core includes switching circuitry to forward data received over data paths from other cores to the processor and to switches of other cores, and to forward data received from the processor to switches of other cores.

摘要翻译： 计算系统包括一个或多个核心。 每个核心包括处理器。 在一些实现中，每个处理器耦合到核心之间的通信网络。 在一些实现中，每个核心中的交换机包括交换电路，用于将通过数据路径从其他核到达处理器的数据路径接收的数据转发到其他核心的交换机，并将从处​​理器接收的数据转发到其他核心的交换机。

公开(公告)号：US08677081B1

公开(公告)日：2014-03-18

申请号：US13211065

申请日：2011-08-16

申请人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

发明人： David M. Wentzlaff ,  Matthew Mattina ,  Anant Agarwal

IPC分类号： G06F13/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817

摘要： A processor includes a plurality of cache memories, and a plurality of processor cores, each associated with one of the cache memories. Each of at least some of the cache memories is associated with information indicating whether data stored in the cache memory is shared among multiple processor cores.

摘要翻译： 处理器包括多个高速缓存存储器和多个处理器核心，每个处理器核心与高速缓冲存储器之一相关联。 至少一些高速缓冲存储器中的每一个与指示存储在高速缓冲存储器中的数据是否在多个处理器核之间共享的信息相关联。

公开(公告)号：US08618582B2

公开(公告)日：2013-12-31

申请号：US13229750

申请日：2011-09-11

申请人： Jason Patrick Henning ,  Qingchun Zhang ,  Sei-Hyung Ryu ,  Anant Agarwal ,  John Williams Palmour ,  Scott Allen

发明人： Jason Patrick Henning ,  Qingchun Zhang ,  Sei-Hyung Ryu ,  Anant Agarwal ,  John Williams Palmour ,  Scott Allen

IPC分类号： H01L29/66

CPC分类号： H01L29/872 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/8611 ,  H01L2224/04042 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05644 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/00 ,  H01L2224/05552

摘要： Elements of an edge termination structure, such as multiple concentric guard rings, are effectively doped regions in a drift layer. To increase the depth of these doped regions, individual recesses may be formed in a surface of the drift layer where the elements of the edge termination structure are to be formed. Once the recesses are formed in the drift layer, these areas about and at the bottom of the recesses are doped to form the respective edge termination elements.

摘要翻译： 边缘终端结构的元件，例如多个同心保护环，是漂移层中的有效掺杂区域。 为了增加这些掺杂区域的深度，可以在要形成边缘终端结构的元件的漂移层的表面中形成各自的凹部。 一旦凹陷形成在漂移层中，凹槽周围和底部的这些区域被掺杂以形成相应的边缘终端元件。

公开(公告)号：US08516222B1

公开(公告)日：2013-08-20

申请号：US13315766

申请日：2011-12-09

申请人： Anant Agarwal ,  David Wentzlaff

发明人： Anant Agarwal ,  David Wentzlaff

IPC分类号： G06F15/00 ,  G06F15/76 ,  G06F9/30 ,  G06F9/40 ,  G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F9/45 ,  G06F9/46

CPC分类号： G06F15/76 ,  G06F8/52 ,  G06F9/30174 ,  G06F9/30189 ,  G06F9/3828 ,  G06F9/3836 ,  G06F9/3897 ,  G06F9/455 ,  G06F9/45504 ,  G06F9/5061 ,  G06F15/7867 ,  G06F2209/5011

摘要： An integrated circuit includes a plurality of processor core. Processing instructions in the integrated circuit includes: managing a plurality of sets of processor cores, each set including one or more processor cores assigned to a function associated with executing instructions; and reconfiguring the number of processor cores assigned to at least one of the sets during execution based on characteristics associated with executing the instructions.

摘要翻译： 集成电路包括多个处理器核。 集成电路中的处理指令包括：管理多组处理器核，每组包括分配给与执行指令相关联的功能的一个或多个处理器核; 以及基于与执行指令相关联的特性，在执行期间重新配置分配给至少一个集合的处理器核心的数量。

公开(公告)号：US20130062620A1

公开(公告)日：2013-03-14

申请号：US13229752

申请日：2011-09-11

申请人： Jason Patrick Henning ,  Qingchun Zhang ,  Sei-Hyung Ryu ,  Anant Agarwal ,  John Williams Palmour ,  Scott Allen

发明人： Jason Patrick Henning ,  Qingchun Zhang ,  Sei-Hyung Ryu ,  Anant Agarwal ,  John Williams Palmour ,  Scott Allen

IPC分类号： H01L29/872 ,  H01L29/24

CPC分类号： H01L29/872 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/66143 ,  H01L2224/02166 ,  H01L2924/13055 ,  H01L2924/00

摘要： The present disclosure generally relates to a Schottky diode that has a substrate, a drift layer provided over the substrate, and a Schottky layer provided over an active region of the substrate. A junction barrier array is provided in the drift layer just below the Schottky layer. The elements of the junction barrier array are generally doped regions in the drift layer. To increase the depth of these doped regions, individual recesses may be formed in the surface of the drift layer where the elements of the junction barrier array are to be formed. Once the recesses are formed in the drift layer, areas about and at the bottom of the recesses are doped to form the respective elements of the junction barrier array.

摘要翻译： 本发明一般涉及一种肖特基二极管，其具有衬底，设置在衬底上的漂移层以及设置在衬底的有源区上的肖特基层。 在位于肖特基层正下方的漂移层中提供了结屏障阵列。 结势垒阵列的元件通常是漂移层中的掺杂区域。 为了增加这些掺杂区域的深度，可以在要形成结屏障阵列的元件的漂移层的表面中形成单独的凹槽。 一旦凹陷形成在漂移层中，则凹部周围和底部的区域被掺杂以形成连接屏障阵列的相应元件。

公开(公告)号：US20120235164A1

公开(公告)日：2012-09-20

申请号：US13482311

申请日：2012-05-29

申请人： Qingchun Zhang ,  Anant Agarwal ,  Charlotte Jonas

发明人： Qingchun Zhang ,  Anant Agarwal ,  Charlotte Jonas

IPC分类号： H01L29/16 ,  H01L29/78

CPC分类号： H01L29/7813 ,  H01L29/045 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/749 ,  H01L29/7828

摘要： A transistor structure optimizes current along the A-face of a silicon carbide body to form an AMOSFET that minimizes the JFET effect in the drift region during forward conduction in the on-state. The AMOSFET further shows high voltage blocking ability due to the addition of a highly doped well region that protects the gate corner region in a trench-gated device. The AMOSFET uses the A-face conduction along a trench sidewall in addition to a buried channel layer extending across portions of the semiconductor mesas defining the trench. A doped well extends from at least one of the mesas to a depth within the current spreading layer that is greater than the depth of the trench. A current spreading layer extends between the semiconductor mesas beneath the bottom of the trench to reduce junction resistance in the on-state. A buffer layer between the trench and the deep well further provides protection from field crowding at the trench corner.

摘要翻译： 晶体管结构优化沿着碳化硅本体的A面的电流，以形成AMOSFET，其在导通状态的正向导通期间使漂移区域中的JFET效应最小化。 由于添加了在沟槽门控器件中保护栅极角区域的高掺杂阱区域，AMOSFET进一步显示出高电压阻断能力。 除了在限定沟槽的半导体台面的部分上延伸的掩埋沟道层之外，AMOSFET还沿着沟槽侧壁使用A面导电。 掺杂阱从至少一个台面延伸到电流扩散层内的深度大于沟槽的深度。 电流扩展层在沟槽底部下方的半导体台面之间延伸，以降低导通状态下的结电阻。 沟槽与深井之间的缓冲层进一步提供了防止沟渠角落处的场地挤压的保护。

公开(公告)号：US08250556B1

公开(公告)日：2012-08-21

申请号：US12028003

申请日：2008-02-07

申请人： Walter Lee ,  Robert A. Gottlieb ,  Vineet Soni ,  Anant Agarwal ,  Richard Schooler

发明人： Walter Lee ,  Robert A. Gottlieb ,  Vineet Soni ,  Anant Agarwal ,  Richard Schooler

IPC分类号： G06F9/44 ,  G06F9/45

CPC分类号： G06F8/41 ,  G06F8/445 ,  G06F12/0837

摘要： A system comprises a plurality of computation units interconnected by an interconnection network. A method for configuring the system comprises receiving an initial partitioning of instructions into initial subsets corresponding to different portions of a program; forming a refined partitioning of the instructions into refined subsets each including one or more of the initial subsets, including determining whether to combine a first subset and a second subset to form a third subset according to a comparison of a communication cost between the first subset and second subset and a load cost of the third subset that is based at least in part on a number of instructions issued per cycle by a computation unit; and assigning each refined subset of instructions to one of the computation units for execution on the assigned computation unit.

摘要翻译： 一种系统包括由互连网互连的多个计算单元。 一种用于配置系统的方法包括：将指令的初始划分接收到对应于节目的不同部分的初始子集; 将所述指令的精细分割形成为精简子集，所述精化子集包括所述初始子集中的一个或多个，包括根据所述第一子集和第一子集之间的通信成本的比较来确定是否组合第一子集和第二子集以形成第三子集 所述第二子集和所述第三子集的负载成本至少部分地基于每个周期由计算单元发出的指令的数量; 以及将每个经精炼的指令子集分配给所述计算单元之一用于在所分配的计算单元上执行。

公开(公告)号：US20120018738A1

公开(公告)日：2012-01-26

申请号：US12843113

申请日：2010-07-26

申请人： Qingchun Zhang ,  Anant Agarwal

发明人： Qingchun Zhang ,  Anant Agarwal

IPC分类号： H01L29/24 ,  H01L29/744 ,  H01L29/74 ,  H01L29/72 ,  H01L21/332 ,  H01L21/331

CPC分类号： H01L29/66378 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66234 ,  H01L29/66363 ,  H01L29/744

摘要： Electronic device structures including semiconductor ledge layers for surface passivation and methods of manufacturing the same are disclosed. In one embodiment, the electronic device includes a number of semiconductor layers of a desired semiconductor material having alternating doping types. The semiconductor layers include a base layer of a first doping type that includes a highly doped well forming a first contact region of the electronic device and one or more contact layers of a second doping type on the base layer that have been etched to form a second contact region of the electronic device. The etching of the one or more contact layers causes substantial crystalline damage, and thus interface charge, on the surface of the base layer. In order to passivate the surface of the base layer, a semiconductor ledge layer of the semiconductor material is epitaxially grown on at least the surface of the base layer.

摘要翻译： 公开了包括用于表面钝化的半导体凸缘层的电子器件结构及其制造方法。 在一个实施例中，电子器件包括具有交替掺杂类型的期望半导体材料的多个半导体层。 半导体层包括第一掺杂类型的基极层，其包括形成电子器件的第一接触区域的高度掺杂的阱和在基底层上的第二掺杂类型的一个或多个接触层，其被蚀刻以形成第二掺杂阱 电子设备的接触区域。 一个或多个接触层的蚀刻在基层的表面上引起显着的晶体损伤，并因此导致界面电荷。 为了钝化基底层的表面，半导体材料的半导体凸缘层至少在基底层的表面上外延生长。

公开(公告)号：US08065259B1

公开(公告)日：2011-11-22

申请号：US12890996

申请日：2010-09-27

申请人： Kenneth M. Steele ,  Anant Agarwal

发明人： Kenneth M. Steele ,  Anant Agarwal

IPC分类号： G06F17/00 ,  G06N5/02

CPC分类号： G06F17/30982 ,  G06F21/564 ,  H04L69/16 ,  H04L69/161 ,  H04L69/22

摘要： Pattern matching in a plurality of interconnected processing engines includes: accepting a stream of input sequences over an interface and storing the input sequences; storing instructions for matching an input sequence to one or more patterns in memory accessible by a first set of one or more processing engines, and storing instructions for matching an input sequence to one or more patterns in memory accessible by a second set of one or more processing engines; distributing information identifying selected input sequences to the first and second sets of processing engines; and retrieving the identified input sequences to perform pattern matching in the first and second sets of processing engines.

摘要翻译： 多个互连处理引擎中的模式匹配包括：通过接口接收输入序列流并存储输入序列; 存储用于将输入序列与用于由第一组一个或多个处理引擎访问的存储器中的一个或多个模式进行匹配的指令，以及存储用于将输入序列匹配到存储器中的一个或多个模式的指令，所述存储器可由第二组一个或多个 处理发动机; 将识别所选输入序列的信息分发到所述第一和第二组处理引擎; 以及检索所识别的输入序列以在所述第一和第二组处理引擎中执行模式匹配。