公开(公告)号：US20140325184A1

公开(公告)日：2014-10-30

申请号：US13993668

申请日：2012-03-30

申请人： Efraim Rotem ,  Eliezer Weissamann ,  Boris Ginzburg ,  Alon Naveh ,  Nadav Shulman ,  Ronny Ronen

发明人： Efraim Rotem ,  Eliezer Weissamann ,  Boris Ginzburg ,  Alon Naveh ,  Nadav Shulman ,  Ronny Ronen

IPC分类号： G06F9/30

CPC分类号： G06F9/30083 ,  G06F1/3243 ,  G06F9/3836 ,  G06F9/4552 ,  G06F11/3062 ,  G06F11/3409 ,  G06F2201/865 ,  Y02D10/152 ,  Y02D10/34

摘要： A processor saves micro-architectural contexts to increase the efficiency of code execution and power management. Power management hardware during runtime monitors execution of a code block. The code block has been compiled to have a reserved space appended to one end of the code block. The reserved space includes a metadata block associated with the code block or an identifier of the metadata block. The hardware stores a micro-architectural context of the processor in the metadata block. The micro-architectural context includes performance data resulting from a first execution of the code block. The hardware reads the metadata block upon a second execution of the code block and tunes the second execution based on the performance data.

摘要翻译： 处理器可以节省微架构上下文以提高代码执行和电源管理的效率。 运行期间的电源管理硬件监视代码块的执行。 代码块已被编译成在代码块的一端附加保留空间。 保留空间包括与代码块相关联的元数据块或元数据块的标识符。 硬件将处理器的微架构上下文存储在元数据块中。 微架构上下文包括由代码块的第一次执行产生的性能数据。 硬件在代码块的第二次执行时读取元数据块，并根据性能数据调整第二次执行。

公开(公告)号：US20140129808A1

公开(公告)日：2014-05-08

申请号：US13994142

申请日：2012-04-27

申请人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

发明人： Alon Naveh ,  Yuval Yosef ,  Eliezer Weissmann ,  Anil Aggarwal ,  Efraim Rotem ,  Avi Mendelson ,  Ronny Ronen ,  Boris Ginzburg ,  Michael Mishaeli ,  Scott D. Hahn ,  David A. Koufaty ,  Ganapati Srinivasa ,  Guy Therien

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/4856 ,  G06F9/5094 ,  G06F2209/5018 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/32

摘要： In one embodiment, the present invention includes a multicore processor having first and second cores to independently execute instructions, the first core visible to an operating system (OS) and the second core transparent to the OS and heterogeneous from the first core. A task controller, which may be included in or coupled to the multicore processor, can cause dynamic migration of a first process scheduled by the OS to the first core to the second core transparently to the OS. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括具有第一和第二核心以独立执行指令的多核处理器，操作系统（OS）可见的第一核心和对OS可透明的第二核心，并且与第一核心不同。 可以包括在多核处理器中或耦合到多核处理器的任务控制器可以使由OS所安排的第一进程到OS的第一核心到第二核心的动态迁移到第二核心。 描述和要求保护其他实施例。

公开(公告)号：US20130318323A1

公开(公告)日：2013-11-28

申请号：US13994577

申请日：2012-03-30

申请人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

发明人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

IPC分类号： G06F12/10

CPC分类号： G06F12/0811 ,  G06F3/0646 ,  G06F3/0662 ,  G06F3/0668 ,  G06F9/3851 ,  G06F9/3881 ,  G06F9/3887 ,  G06F12/0292 ,  G06F12/084 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/1027 ,  G06F12/1045 ,  G06F12/1072 ,  G06F12/1081 ,  G06F12/1441 ,  G06F12/145 ,  G06F2212/1024 ,  G06F2212/283 ,  G06F2212/302 ,  G06F2212/452 ,  G06F2212/60 ,  G06F2212/62 ,  G06F2212/65 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/684

摘要： An apparatus and method are described for coupling a front end core to an accelerator component (e.g., such as a graphics accelerator). For example, an apparatus is described comprising: an accelerator comprising one or more execution units (EUs) to execute a specified set of instructions; and a front end core comprising a translation lookaside buffer (TLB) communicatively coupled to the accelerator and providing memory access services to the accelerator, the memory access services including performing TLB lookup operations to map virtual to physical addresses on behalf of the accelerator and in response to the accelerator requiring access to a system memory.

摘要翻译： 描述了用于将前端芯件耦合到加速器部件（例如，诸如图形加速器）的装置和方法。 例如，描述了一种装置，包括：加速器，包括执行指定的一组指令的一个或多个执行单元（EU） 和包括通信地耦合到加速器并且向加速器提供存储器访问服务的翻译后备缓冲器（TLB）的前端核心，所述存储器访问服务包括执行TLB查找操作以代表加速器映射虚拟到物理地址并作为响应 到需要访问系统存储器的加速器。

公开(公告)号：US20130268742A1

公开(公告)日：2013-10-10

申请号：US13992710

申请日：2011-12-29

申请人： Koichi Yamada ,  Boris Ginzburg ,  Wei Li ,  Ronny Ronen ,  Esfir Natanzon ,  Konstantin Levit-Gurevich ,  Gadi Haber ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Mishaeli

发明人： Koichi Yamada ,  Boris Ginzburg ,  Wei Li ,  Ronny Ronen ,  Esfir Natanzon ,  Konstantin Levit-Gurevich ,  Gadi Haber ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Mishaeli

IPC分类号： G06F9/30

CPC分类号： G06F9/30181 ,  G06F9/5044 ,  G06F9/5094 ,  Y02D10/22

摘要： An asymmetric multiprocessor system (ASMP) may comprise computational cores implementing different instruction set architectures and having different power requirements. Program code executing on the ASMP is analyzed by a binary analysis unit to determine what functions are called by the program code and select which of the cores are to execute the program code, or a code segment thereof. Selection may be made to provide for native execution of the program code, to minimize power consumption, and so forth. Control operations based on this selection may then be inserted into the program code, forming instrumented program code. The instrumented program code is then executed by the ASMP.

摘要翻译： 非对称多处理器系统（ASMP）可以包括实现不同指令集架构并具有不同功率需求的计算核心。 在ASMP上执行的程序代码由二进制分析单元进行分析，以确定程序代码调用哪些函数，并选择哪些核执行程序代码或其代码段。 可以进行选择以提供程序代码的本地执行，以最小化功耗等等。 可以将基于该选择的控制操作插入到程序代码中，形成检测程序代码。 然后由ASMP执行检测的程序代码。

公开(公告)号：US08402290B2

公开(公告)日：2013-03-19

申请号：US12263421

申请日：2008-10-31

申请人： Lev Finkelstein ,  Efraim Rotem ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan

发明人： Lev Finkelstein ,  Efraim Rotem ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan

IPC分类号： G06F1/26

CPC分类号： G06F1/26 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/16 ,  Y02D10/172

摘要： Methods and apparatus relating to power management for multiple processor cores are described. In one embodiment, one or more techniques may be utilized locally (e.g., on a per core basis) to manage power consumption in a processor. In another embodiment, power may be distributed among different power planes of a processor based on energy-based considerations. Other embodiments are also disclosed and claimed.

摘要翻译： 描述与多个处理器核心的电源管理相关的方法和装置。 在一个实施例中，本地可以利用一个或多个技术（例如，基于每个核心）来管理处理器中的功率消耗。 在另一个实施例中，功率可以基于能量考虑而分布在处理器的不同功率层之间。 还公开并要求保护其他实施例。

公开(公告)号：US08245070B2

公开(公告)日：2012-08-14

申请号：US12317845

申请日：2008-12-30

申请人： Lev Finkelstein ,  Yossi Abulafia ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan ,  Efraim Rotem

发明人： Lev Finkelstein ,  Yossi Abulafia ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan ,  Efraim Rotem

IPC分类号： G06F1/12

CPC分类号： G06F1/3203 ,  Y02D10/126

摘要： A method for dynamically operating a multi-core processor system is provided. The method involves ascertaining currently active processor cores, identifying a currently active processor core having a lowest operating frequency, and adjusting at least one operational parameter according to voltage-frequency characteristics corresponding to the identified processor core to fulfill a predefined functional mode, e.g. power optimization mode, performance optimization mode and mixed mode.

摘要翻译： 提供了一种用于动态操作多核处理器系统的方法。 该方法包括确定当前活动的处理器核心，识别具有最低工作频率的当前活动的处理器核心，以及根据与所识别的处理器核心相对应的电压 - 频率特性来调整至少一个操作参数，以实现预定义的功能模式，例如。 电源优化模式，性能优化模式和混合模式。

公开(公告)号：US07802077B1

公开(公告)日：2010-09-21

申请号：US09608624

申请日：2000-06-30

申请人： Stephen J. Jourdan ,  Lihu Rappoport ,  Ronny Ronen ,  Adi Yoaz

发明人： Stephen J. Jourdan ,  Lihu Rappoport ,  Ronny Ronen ,  Adi Yoaz

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F9/3808

摘要： A new class traces for a processing engine, called “extended blocks,” possess an architecture that permits possible many entry points but only a single exit point. These extended blocks may be indexed based upon the address of the last instruction therein. Use of the new trace architecture provides several advantages, including reduction of instruction redundancies, dynamic block extension and a sharing of instructions among various extended blocks.

摘要翻译： 一个称为“扩展块”的处理引擎的新类跟踪具有允许许多入口点但只有单个退出点的架构。 这些扩展块可以根据其中最后一条指令的地址进行索引。 使用新的跟踪架构提供了几个优点，包括减少指令冗余，动态块扩展和各种扩展块之间的指令共享。

公开(公告)号：US20100169609A1

公开(公告)日：2010-07-01

申请号：US12317845

申请日：2008-12-30

申请人： Lev Finkelstein ,  Yossi Abulafia ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan ,  Efraim Rotem

发明人： Lev Finkelstein ,  Yossi Abulafia ,  Aviad Cohen ,  Ronny Ronen ,  Doron Rajwan ,  Efraim Rotem

IPC分类号： G06F15/76 ,  G06F1/00 ,  G06F9/02

CPC分类号： G06F1/3203 ,  Y02D10/126

摘要： A method for dynamically operating a multi-core processor system is provided. The method involves ascertaining currently active processor cores, identifying a currently active processor core having a lowest operating frequency, and adjusting at least one operational parameter according to voltage-frequency characteristics corresponding to the identified processor core to fulfill a predefined functional mode, e.g. power optimization mode, performance optimization mode and mixed mode.

摘要翻译： 提供了一种用于动态操作多核处理器系统的方法。 该方法包括确定当前活动的处理器核心，识别具有最低工作频率的当前活动的处理器核心，以及根据与所识别的处理器核心相对应的电压 - 频率特性来调整至少一个操作参数，以实现预定义的功能模式，例如。 电源优化模式，性能优化模式和混合模式。

公开(公告)号：US07689804B2

公开(公告)日：2010-03-30

申请号：US11642337

申请日：2006-12-20

申请人： Xavier Vera ,  Jaume Abella ,  Jose-Alejandro Pineiro ,  Antonio Gonzalez ,  Ronny Ronen

发明人： Xavier Vera ,  Jaume Abella ,  Jose-Alejandro Pineiro ,  Antonio Gonzalez ,  Ronny Ronen

IPC分类号： G06F12/10

CPC分类号： G06F11/1008

摘要： In one embodiment, the present invention includes a method for protecting a value to be stored in a register of a register file with a first level of protection if the value is predicted to be used for a first time period, and protecting the value with a second level of protection if the value is predicted to be used for a second time period. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种方法，用于如果该值预测将在第一时间段内使用，则保护要存储在具有第一保护等级的寄存器文件的寄存器中的值，并且用 如果该值被预测用于第二时间段，则为第二级保护。 描述和要求保护其他实施例。

公开(公告)号：US07653786B2

公开(公告)日：2010-01-26

申请号：US11589803

申请日：2006-10-31

申请人： Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

发明人： Baruch Solomon ,  Ronny Ronen ,  Doron Orenstien

IPC分类号： G06F12/08

CPC分类号： G06F9/3814 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3275 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/3802 ,  G06F9/3808 ,  G06F9/3836 ,  G06F9/3869 ,  G06F12/0875 ,  Y02D10/14 ,  Y02D10/152

摘要： A power aware front-end unit for a processor may include a UOP cache that disables other circuitry within the front-end unit. In an embodiment, a front-end unit may disable instruction synchronization circuitry, instruction decode circuitry and, optionally, instruction fetch circuitry while instruction look-ups are underway in both a block cache and an instruction cache. If the instruction look-up indicates a miss, the disabled circuitry thereafter may be enabled.

摘要翻译： 用于处理器的功率感知前端单元可以包括禁用前端单元中的其他电路的UOP高速缓存。 在一个实施例中，当块高速缓存和指令高速缓存中的指令查找正在进行时，前端单元可以禁用指令同步电路，指令解码电路和可选地的指令获取电路。 如果指令查找表示未命中，则其后的禁用电路可以被使能。