公开(公告)号：US09342453B2

公开(公告)日：2016-05-17

申请号：US13977603

申请日：2011-09-30

申请人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminathan ,  Tessil Thomas ,  Taarinya Polepeddi

发明人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminathan ,  Tessil Thomas ,  Taarinya Polepeddi

IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F13/16 ,  G06F11/10 ,  G06F9/46 ,  G06F3/00

CPC分类号： G06F13/1694 ,  G06F9/467 ,  G06F11/1064 ,  G06F12/0238 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0868 ,  G06F12/0897 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/42 ,  G06F13/4234 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2024 ,  G06F2212/7203 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： A semiconductor chip comprising memory controller circuitry having interface circuitry to couple to a memory channel. The memory controller includes first logic circuitry to implement a first memory channel protocol on the memory channel. The first memory channel protocol is specific to a first volatile system memory technology. The interface also includes second logic circuitry to implement a second memory channel protocol on the memory channel. The second memory channel protocol is specific to a second non volatile system memory technology. The second memory channel protocol is a transactional protocol.

摘要翻译： 一种包括存储器控制器电路的半导体芯片，其具有耦合到存储器通道的接口电路。 存储器控制器包括在存储器通道上实现第一存储器通道协议的第一逻辑电路。 第一存储器通道协议特定于第一易失性系统存储器技术。 接口还包括在存储器通道上实现第二存储器通道协议的第二逻辑电路。 第二存储器通道协议专用于第二非易失性系统存储器技术。 第二个存储器通道协议是事务协议。

公开(公告)号：US20140040550A1

公开(公告)日：2014-02-06

申请号：US13977603

申请日：2011-09-30

申请人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminatan ,  Tessil Thomas ,  Taarinya Polepeddi

发明人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminatan ,  Tessil Thomas ,  Taarinya Polepeddi

IPC分类号： G06F12/08

CPC分类号： G06F13/1694 ,  G06F9/467 ,  G06F11/1064 ,  G06F12/0238 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0868 ,  G06F12/0897 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/42 ,  G06F13/4234 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2024 ,  G06F2212/7203 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： A semiconductor chip comprising memory controller circuitry having interface circuitry to couple to a memory channel. The memory controller includes first logic circuitry to implement a first memory channel protocol on the memory channel. The first memory channel protocol is specific to a first volatile system memory technology. The interface also includes second logic circuitry to implement a second memory channel protocol on the memory channel. The second memory channel protocol is specific to a second non volatile system memory technology. The second memory channel protocol is a transactional protocol.

摘要翻译： 一种包括存储器控制器电路的半导体芯片，其具有耦合到存储器通道的接口电路。 存储器控制器包括在存储器通道上实现第一存储器通道协议的第一逻辑电路。 第一存储器通道协议特定于第一易失性系统存储器技术。 接口还包括在存储器通道上实现第二存储器通道协议的第二逻辑电路。 第二存储器通道协议专用于第二非易失性系统存储器技术。 第二个存储器通道协议是事务协议。

公开(公告)号：US07913147B2

公开(公告)日：2011-03-22

申请号：US11673432

申请日：2007-02-09

申请人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

发明人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

IPC分类号： G06F11/00 ,  G11C29/00

CPC分类号： G06F13/4234 ,  G06F13/1668

摘要： Method and apparatus to scrub memory is disclosed. A patrol request, for example a read/write request, may be raised to the memory command scheduler in an out of order memory controller to scrub the memory. The patrol read/write request may be raised as and when patrol interval timer expires. The patrol read/write request may also be raised based on presence of a transaction in-flight to the memory, retry response from the memory command scheduler and correctable or non-correctable error response from the memory command scheduler. An interrupt may be raised to a processor upon completion response from the memory command scheduler.

摘要翻译： 公开了擦洗存储器的方法和装置。 巡检请求（例如读/写请求）可以被提升到一个无序的存储器控​​制器中的存储器命令调度器来擦除该存储器。 当巡检间隔定时器到期时，巡检读/写请求可能会升高。 巡检读/写请求也可以基于在存储器中飞行中的事务的存在被提升，从存储器命令调度器重试响应以及来自存储器命令调度器的可纠正或不可校正的错误响应。 在来自存储器命令调度程序的完成响应时，可能会向处理器发出中断。

公开(公告)号：US20130042127A1

公开(公告)日：2013-02-14

申请号：US13206888

申请日：2011-08-10

申请人： Tessil Thomas ,  Baskaran Ganesan ,  Sampath Dakshinamurthy

发明人： Tessil Thomas ,  Baskaran Ganesan ,  Sampath Dakshinamurthy

IPC分类号： G06F1/32

CPC分类号： G06F1/3225 ,  G06F1/26 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3237 ,  G06F1/3275 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D50/20

摘要： Embodiments of the invention describe systems and processes directed towards reducing memory subsystem idle power consumption. Embodiments of the invention enable low power states for various components of a memory subsystem under certain operating conditions, and exiting said low power states under certain operating conditions.Embodiments of the invention may comprise of logic, modules or any combination thereof, to detect operating conditions in a computing system. Some of these operating conditions may include, but are not limited to, a memory controller being empty of transactions directed towards its respective memory unit(s), a processor core executing a processor low-power mode, and a processor socket (operatively coupling the processing core and the memory unit) executing an idle mode. In response to detecting said operating conditions, embodiments of the invention may execute a low-power idle state for the memory unit(s) and various components of the memory subsystem.

摘要翻译： 本发明的实施例描述了旨在减少存储器子系统空闲功耗的系统和过程。 本发明的实施例使得能够在某些操作条件下存储子系统的各种组件的低功率状态，并且在某些操作条件下退出所述低功率状态。 本发明的实施例可以包括用于检测计算系统中的操作条件的逻辑，模块或其任何组合。 这些操作条件中的一些可以包括但不限于存储器控制器，其不涉及指向其相应存储器单元的事务，执行处理器低功率模式的处理器核心和处理器插座（可操作地耦合 处理核心和存储器单元）执行空闲模式。 响应于检测到所述操作条件，本发明的实施例可以为存储器单元和存储器子系统的各种组件执行低功率空闲状态。

公开(公告)号：US08296522B2

公开(公告)日：2012-10-23

申请号：US12291273

申请日：2008-11-07

申请人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

发明人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/084 ,  G06F12/121 ,  G06F2212/1048

摘要： A cache that supports sub-socket partitioning is discussed. Specifically, the cache supports different quality of service levels and victim cache line selection for a cache miss operation. The different quality of service levels allow for programmable ceiling usage and floor usage thresholds that allow for different techniques for victim cache line selection.

摘要翻译： 讨论了支持子插槽分区的缓存。 具体来说，缓存支持不同的服务质量水平和高速缓存未命中操作的受害者高速缓存行选择。 不同的服务质量水平允许可编程天花板使用量和楼层使用阈值，允许不同的技术用于受害者缓存行选择。

公开(公告)号：US08122175B2

公开(公告)日：2012-02-21

申请号：US12790383

申请日：2010-05-28

申请人： Keshavram N. Murty ,  Tessil Thomas ,  Keshavan Tiruvallur

发明人： Keshavram N. Murty ,  Tessil Thomas ,  Keshavan Tiruvallur

IPC分类号： G06F13/14

CPC分类号： G06F11/3664

摘要： A method is described that involves determining that software state information of program code is to be made visible to a monitoring system. The method also involves initiating the writing of the software state information into a register. The method also involves waiting for the software state information to be placed onto a link within a link based computing system.

摘要翻译： 描述了一种方法，其涉及确定程序代码的软件状态信息对监视系统可见。 该方法还涉及开始将软件状态信息写入寄存器。 该方法还涉及等待​​软件状态信息被放置在基于链路的计算系统内的链路上。

公开(公告)号：US20090164739A1

公开(公告)日：2009-06-25

申请号：US12291272

申请日：2008-11-07

申请人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

发明人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

IPC分类号： G06F12/00

CPC分类号： G06F9/542 ,  G06F9/5077 ,  G06F12/0806 ,  G06F2209/543

摘要： In one aspect, the issues of events that may impact one or more partitions of sub-socket partitioning in one or more sockets can be handled. Specifically, events for partitions can be handled in a socket with sub-socket partitioning, wherein the events may include reset, interrupts, errors and reliability, availability, and serviceability (RAS) management.

摘要翻译： 在一个方面，可以处理可能影响一个或多个套接字中的子套接字分区的一个或多个分区的事件的问题。 具体来说，用于分区的事件可以在具有子套接字分区的套接字中处理，其中事件可以包括复位，中断，错误和可靠性，可用性和可服务性（RAS）管理。

公开(公告)号：US20090164730A1

公开(公告)日：2009-06-25

申请号：US12291273

申请日：2008-11-07

申请人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

发明人： Ajay Harikumar ,  Tessil Thomas ,  Biju Puthur Simon

IPC分类号： G06F12/08

CPC分类号： G06F12/084 ,  G06F12/121 ,  G06F2212/1048

摘要： A cache that supports sub-socket partitioning is discussed. Specifically, the cache supports different quality of service levels and victim cache line selection for a cache miss operation. The different quality of service levels allow for programmable ceiling usage and floor usage thresholds that allow for different techniques for victim cache line selection.

摘要翻译： 讨论了支持子插槽分区的缓存。 具体来说，缓存支持不同的服务质量水平和高速缓存未命中操作的受害者高速缓存行选择。 不同的服务质量水平允许可编程天花板使用量和楼层使用阈值，允许不同的技术用于受害者缓存行选择。

公开(公告)号：US20080162855A1

公开(公告)日：2008-07-03

申请号：US11854386

申请日：2007-09-12

申请人： Tessil Thomas

发明人： Tessil Thomas

IPC分类号： G06F12/00

CPC分类号： G06F13/161

摘要： Method and apparatus to reduce latency of command while maintaining the thermal level of a memory in a safe value is disclosed. A memory request with or without a command to a memory may be scheduled by a memory request scheduler. If the memory request has the command to the memory then a memory command credit counter for that memory may be decreased. If the memory request does not have the command to the memory then the memory command credit counter for that memory may be increased. The increased credits of the memory command credit counter may be used to execute the memory requests frequently and the latency of the command may thus be reduced.

摘要翻译： 公开了一种在将存储器的热水平保持在安全值的同时降低命令的等待时间的方法和装置。 具有或不具有对存储器的命令的存储器请求可以由存储器请求调度器调度。 如果存储器请求具有对存储器的命令，则可以减少该存储器的存储器命令积分计数器。 如果存储器请求没有对存储器的命令，则可以增加该存储器的存储器命令积分计数器。 可以使用存储器命令信用计数器的增加的信用来频繁地执行存储器请求，因此可以减少命令的等待时间。

公开(公告)号：US20140122834A1

公开(公告)日：2014-05-01

申请号：US13663821

申请日：2012-10-30

申请人： Mrittika Ganguli ,  Tessil Thomas ,  Vinila Rose ,  Hussam Mousa ,  Moham J. Kumar

发明人： Mrittika Ganguli ,  Tessil Thomas ,  Vinila Rose ,  Hussam Mousa ,  Moham J. Kumar

IPC分类号： G06F15/76

CPC分类号： G06F11/3433 ,  G06F11/348 ,  G06F2201/81 ,  G06F2201/83 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885

摘要： In an embodiment, a processor includes a plurality of counters each to provide a count of a performance metric of at least one core of the processor, a plurality of threshold registers each to store a threshold value with respect to a corresponding one of the plurality of counters, and an event logic to generate an event digest packet including a plurality of indicators each to indicate whether an event occurred based on a corresponding threshold value and a corresponding count value. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，处理器包括多个计数器，每个计数器各自提供处理器的至少一个核心的性能度量的计数;多个阈值寄存器，每个阈值寄存器存储相对于多个 计数器和事件逻辑，以生成包括多个指示符的事件摘要分组，每个指示器基于相应的阈值和对应的计数值来指示事件是否发生。 描述和要求保护其他实施例。