公开(公告)号：US08497565B2

公开(公告)日：2013-07-30

申请号：US13043066

申请日：2011-03-08

申请人： Byron Lovell Willaims ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

发明人： Byron Lovell Willaims ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

IPC分类号： H01L21/02

CPC分类号： H01L28/91

摘要： In a disclosed embodiment, a stacked capacitor (100) has bottom, middle and top metal electrode layers (141A, 141B, 141C) interleaved with dielectric layers (142A, 142B) conformally disposed within holes (140A, 140B, 140C) in a protective overcoat or backend dielectric layer (110) over a top metal layer (115) of an integrated circuit (105). A top electrode (155) contacts the top metal electrode layer (141C). A bottom electrode (150) electrically couples an isolated part of the top metal electrode layer (141C) through a bottom electrode via (165A) to a first contact node (135A) in the top metal layer (115) which is in contact with the bottom metal electrode layer (141A). A middle electrode (160) electrically couples a part of the middle metal electrode layer (141B) not covered by the top metal layer (115) through a middle electrode via (165B) to a second contact node (135B) in the top metal electrode layer (115). The sidewalls of the top and middle electrode vias (165A, 165B) are lined with insulating material to electrically isolate the metal electrode layer ends.

摘要翻译： 在公开的实施例中，叠层电容器（100）具有与保护性地设置在保护孔（140A，140B，140C）内的电介质层（142A，142B）交错的底部，中间和顶部金属电极层（141A，141B，141C） 外部涂层或后端电介质层（110）覆盖在集成电路（105）的顶部金属层（115）上。 顶部电极（155）接触顶部金属电极层（141C）。 底部电极（150）通过（165A）将顶部金属电极层（141C）的隔离部分电耦合到顶部金属层（115）中与第一接触节点（135A）接触的第一接触节点（135A） 底部金属电极层（141A）。 中间电极（160）将未被顶部金属层（115）覆盖的中间金属电极层（141B）的一部分通过中间电极（165B）电耦合到顶部金属电极中的第二接触节点（135B） 层（115）。 顶部和中间电极通孔（165A，165B）的侧壁衬有绝缘材料以电绝缘金属电极层端部。

公开(公告)号：US20110156209A1

公开(公告)日：2011-06-30

申请号：US13043066

申请日：2011-03-08

申请人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

发明人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

IPC分类号： H01L29/92

CPC分类号： H01L28/91

摘要： In a disclosed embodiment, a stacked capacitor (100) has bottom, middle and top metal electrode layers (141A, 141B, 141C) interleaved with dielectric layers (142A, 142B) conformally disposed within holes (140A, 140B, 140C) in a protective overcoat or backend dielectric layer (110) over a top metal layer (115) of an integrated circuit (105). A top electrode (155) contacts the top metal electrode layer (141C). A bottom electrode (150) electrically couples an isolated part of the top metal electrode layer (141C) through a bottom electrode via (165A) to a first contact node (135A) in the top metal layer (115) which is in contact with the bottom metal electrode layer (141A). A middle electrode (160) electrically couples a part of the middle metal electrode layer (141B) not covered by the top metal layer (115) through a middle electrode via (165B) to a second contact node (135B) in the top metal electrode layer (115). The sidewalls of the top and middle electrode vias (165A, 165B) are lined with insulating material to electrically isolate the metal electrode layer ends.

摘要翻译： 在公开的实施例中，叠层电容器（100）具有与保护性地设置在保护孔（140A，140B，140C）内的电介质层（142A，142B）交错的底部，中间和顶部金属电极层（141A，141B，141C） 外部涂层或后端电介质层（110）覆盖在集成电路（105）的顶部金属层（115）上。 顶部电极（155）接触顶部金属电极层（141C）。 底部电极（150）通过（165A）将顶部金属电极层（141C）的隔离部分电耦合到顶部金属层（115）中与第一接触节点（135A）接触的第一接触节点（135A） 底部金属电极层（141A）。 中间电极（160）将未被顶部金属层（115）覆盖的中间金属电极层（141B）的一部分通过中间电极（165B）电耦合到顶部金属电极中的第二接触节点（135B） 层（115）。 顶部和中间电极通孔（165A，165B）的侧壁衬有绝缘材料以电绝缘金属电极层端部。

公开(公告)号：US20090200637A1

公开(公告)日：2009-08-13

申请号：US12029798

申请日：2008-02-12

申请人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

发明人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

IPC分类号： H01L29/92 ,  H01L21/02

CPC分类号： H01L28/91

摘要： An embodiment generally relates a method of forming capacitors. The method includes forming a plurality of holes within a protective overcoat or backend dielectric layer of an integrated circuit and depositing multiple layers of metal, each layer of metal electrically tied to an associated electrode. The method also includes alternately depositing multiple layers of dielectric between the multiple layers of metal and coupling a bottom layer of the multiple layers of metal to a contact node in a top metal layer of the integrated circuit.

摘要翻译： 实施例通常涉及形成电容器的方法。 该方法包括在集成电路的保护外涂层或后端电介质层内形成多个孔，并沉积多层金属，每层金属电连接到相关电极。 该方法还包括交替地在多层金属之间沉积多层电介质，并将多层金属的底层耦合到集成电路的顶层金属层中的接触节点。

公开(公告)号：US07902033B2

公开(公告)日：2011-03-08

申请号：US12029798

申请日：2008-02-12

申请人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

发明人： Byron Lovell Williams ,  Maxwell Walthour Lippitt, III ,  Betty Mercer ,  Scott Montgomery ,  Binghua Hu

IPC分类号： H01L21/20

CPC分类号： H01L28/91

摘要： An embodiment generally relates a method of forming capacitors. The method includes forming a plurality of holes within a protective overcoat or backend dielectric layer of an integrated circuit and depositing multiple layers of metal, each layer of metal electrically tied to an associated electrode. The method also includes alternately depositing multiple layers of dielectric between the multiple layers of metal and coupling a bottom layer of the multiple layers of metal to a contact node in a top metal layer of the integrated circuit.

摘要翻译： 实施例通常涉及形成电容器的方法。 该方法包括在集成电路的保护外涂层或后端电介质层内形成多个孔，并沉积多层金属，每层金属电连接到相关电极。 该方法还包括交替地在多层金属之间沉积多层电介质，并将多层金属的底层耦合到集成电路的顶层金属层中的接触节点。

公开(公告)号：US09293357B2

公开(公告)日：2016-03-22

申请号：US13540542

申请日：2012-07-02

申请人： Binghua Hu ,  Sameer Pendharkar ,  Guru Mathur ,  Takehito Tamura

发明人： Binghua Hu ,  Sameer Pendharkar ,  Guru Mathur ,  Takehito Tamura

IPC分类号： H01L29/49 ,  H01L21/762 ,  H01L29/06 ,  H01L21/02 ,  H01L21/265 ,  H01L21/283 ,  H01L21/3205

CPC分类号： H01L21/76224 ,  H01L21/02109 ,  H01L21/265 ,  H01L21/283 ,  H01L21/32055 ,  H01L21/76232 ,  H01L29/0619

摘要： The width of a heavily-doped sinker is substantially reduced by forming the heavily-doped sinker to lie in between a number of closely-spaced trench isolation structures, which have been formed in a semiconductor material. During drive-in, the closely-spaced trench isolation structures significantly limit the lateral diffusion.

摘要翻译： 通过形成重掺杂沉降片位于已形成于半导体材料中的多个紧密间隔的沟槽隔离结构之间，大大减小了重掺杂沉降片的宽度。 在进入期间，紧密间隔的沟槽隔离结构显着限制了横向扩散。

公开(公告)号：US09076760B2

公开(公告)日：2015-07-07

申请号：US13597439

申请日：2012-08-29

申请人： Binghua Hu ,  Pinghai Hao ,  Sameer Pendharkar

发明人： Binghua Hu ,  Pinghai Hao ,  Sameer Pendharkar

IPC分类号： G01R31/26 ,  H01L29/417 ,  H01L21/00 ,  H01L29/423 ,  H01L29/808 ,  H01L29/06 ,  H01L29/10

CPC分类号： H01L29/41725 ,  G06F2101/00 ,  G06F2201/00 ,  H01L21/00 ,  H01L29/0692 ,  H01L29/1066 ,  H01L29/42316 ,  H01L29/808

摘要： A junction field-effect transistor (JFET) includes a substrate having a first-type semiconductor surface including a topside surface, and a top gate of a second-type formed in the semiconductor surface. A first-type drain and a first-type source are formed on opposing sides of the top gate. A first deep trench isolation region has an inner first trench wall and an outer first trench wall surrounding the top gate, the drain and the source, and extends vertically to a deep trench depth from the topside surface. A second-type sinker formed in semiconductor surface extends laterally outside the outer first trench wall. The sinker extends vertically from the topside surface to a second-type deep portion which is both below the deep trench depth and laterally inside the inner first trench wall to provide a bottom gate.

摘要翻译： 结型场效应晶体管（JFET）包括具有包括顶侧表面的第一类型半导体表面的衬底和形成在半导体表面中的第二类型的顶栅。 第一型漏极和第一型源形成在顶栅的相对侧上。 第一深沟槽隔离区域具有围绕顶部栅极，漏极和源极的内部第一沟槽壁和外部第一沟槽壁，并且从顶侧表面垂直延伸到深沟槽深度。 形成在半导体表面中的第二类型沉降片在外部第一沟槽壁的外侧横向延伸。 沉降片从顶侧表面垂直延伸到第二类型深部，该深部位于深沟槽深度的下方并且在内部第一沟槽壁的横向内部以提供底部门。

公开(公告)号：US08551886B2

公开(公告)日：2013-10-08

申请号：US12100118

申请日：2008-04-09

申请人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

发明人： Kyle P. Hunt ,  Leila Elvira Noriega ,  Billy Alan Wofford ,  Asadd M. Hosein ,  Binghua Hu ,  Xinfen Chen

IPC分类号： H01L21/302 ,  H01L21/3105

CPC分类号： H01L21/31051 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31056 ,  H01L21/76229 ,  H01L21/76232

摘要： A method for semiconductor processing is provided wherein a workpiece having an underlying body and a plurality of features extending therefrom, is provided. A first set of the plurality of features extend from the underlying body to a first plane, and a second set of the plurality features extend from the underlying body to a second plane. A protection layer overlies each of the plurality of features and an isolation layer overlies the underlying body and protection layer, wherein the isolation has a non-uniform first oxide density associated therewith. The isolation layer anisotropically etched based on a predetermined pattern, and then isotropically etched, wherein a second oxide density of the isolation layer is substantially uniform across the workpiece. The predetermined pattern is based, at least in part, on a desired oxide density, a location and extension of the plurality of features to the first and second planes.

摘要翻译： 提供了一种用于半导体处理的方法，其中具有下面的主体的工件和从其延伸的多个特征被提供。 所述多个特征的第一组从下面的本体延伸到第一平面，并且所述多个特征的第二组从下面的本体延伸到第二平面。 保护层覆盖多个特征中的每一个，并且隔离层覆盖下面的主体和保护层，其中隔离具有与其相关联的不均匀的第一氧化物密度。 基于预定图案各向异性蚀刻，然后各向同性蚀刻的隔离层，其中隔离层的第二氧化物密度在整个工件上基本均匀。 该预定图案至少部分地基于期望的氧化物密度，多个特征到第一和第二平面的位置和延伸。

公开(公告)号：US20110275168A1

公开(公告)日：2011-11-10

申请号：US12776057

申请日：2010-05-07

申请人： Eugene C. Davis ,  Binghua Hu ,  Sopa Chevacharoenkul ,  Prakash D. Dev

发明人： Eugene C. Davis ,  Binghua Hu ,  Sopa Chevacharoenkul ,  Prakash D. Dev

IPC分类号： H01L21/66 ,  H01L21/306

CPC分类号： C09G1/02 ,  H01L21/31053 ,  H01L21/3212 ,  H01L22/12 ,  H01L22/26

摘要： A one-step CMP process for polishing three or more layer film stacks on a wafer having a multilayer film stack thereon including a silicon nitride (SiNx) layer on its semiconductor surface, and a silicon oxide layer on the SiNx layer, wherein trench access vias extend through the silicon oxide layer and SiNx layer to trenches formed into the semiconductor surface, and wherein a polysilicon layer fills the trench access vias, fills the trenches, and is on the silicon oxide layer. CMP polishes the multilayer film stack with a slurry including slurry particles including at least one of silica and ceria. The CMP provides a removal rate (RR) for the polysilicon layer>a RR for the silicon oxide layer>a RR for the SiNx layer. The CMP process is continued to remove the polysilicon layer, silicon oxide layer and a portion of the SiNx layer to stop on the SiNx layer. Optical endpointing during CMP can provide a predetermined remaining thickness range for the SiNx layer.

摘要翻译： 一种用于在其上具有多层膜堆叠的晶片上的三层或更多层膜堆叠的半导体表面上的氮化硅（SiNx）层和SiN x层上的氧化硅层的一步CMP工艺，其中沟槽通孔 延伸穿过硅氧化物层和SiNx层到形成半导体表面的沟槽，并且其中多晶硅层填充沟槽接通通孔，填充沟槽并且在氧化硅层上。 CMP用包括二氧化硅和二氧化铈中的至少一种的浆料颗粒的浆料抛光多层膜堆叠。 CMP提供多晶硅层的去除率（RR）>硅氧化物层的RR> SiNx层的RR。 继续进行CMP处理以去除SiN x层上的多晶硅层，氧化硅层和SiNx层的一部分。 CMP期间的光学终点可以为SiNx层提供预定的剩余厚度范围。

公开(公告)号：US20110111569A1

公开(公告)日：2011-05-12

申请号：US13006589

申请日：2011-01-14

申请人： Marie Denison ,  Sameer Pendharkar ,  Binghua Hu ,  Taylor Rice Efland ,  Sridhar Seetharaman

发明人： Marie Denison ,  Sameer Pendharkar ,  Binghua Hu ,  Taylor Rice Efland ,  Sridhar Seetharaman

IPC分类号： H01L21/336

CPC分类号： H01L29/7825 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0865 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/66704

摘要： An integrated circuit containing an MOS transistor with a trenched gate abutting an isolation dielectric layer over a drift region. The body well and source diffused region overlap the bottom surface of the gate trench. An integrated circuit containing an MOS transistor with a first trenched gate abutting an isolation dielectric layer over a drift region, and a second trenched gate located over a heavily doped buried layer. The buried layer is the same conductivity type as the drift region. A process of forming an integrated circuit containing an MOS transistor, which includes an isolation dielectric layer over a drift region of a drain of the transistor, and a gate formed in a gate trench which abuts the isolation dielectric layer. The gate trench is formed by removing substrate material adjacent to the isolation dielectric layer.

摘要翻译： 一种包含MOS晶体管的集成电路，其具有与漂移区上的隔离电介质层邻接的沟槽栅极。 体阱和源极扩散区域与栅极沟槽的底表面重叠。 一种包含MOS晶体管的集成电路，其具有与漂移区上的隔离电介质层邻接的第一沟槽栅极和位于重掺杂掩埋层上方的第二沟槽栅极。 埋层是与漂移区相同的导电类型。 形成包含MOS晶体管的集成电路的过程，其包括在晶体管的漏极的漂移区上方的隔离电介质层和形成在栅极沟槽中的栅极，该栅极与隔离电介质层相邻。 通过去除与隔离电介质层相邻的衬底材料形成栅极沟槽。

公开(公告)号：US07893499B2

公开(公告)日：2011-02-22

申请号：US12417810

申请日：2009-04-03

申请人： Marie Denison ,  Sameer Pendharkar ,  Binghua Hu ,  Taylor Rice Efland ,  Sridhar Seetharaman

发明人： Marie Denison ,  Sameer Pendharkar ,  Binghua Hu ,  Taylor Rice Efland ,  Sridhar Seetharaman

IPC分类号： H01L29/66

CPC分类号： H01L29/7825 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/0865 ,  H01L29/0869 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/66704

摘要： An integrated circuit containing an MOS transistor with a trenched gate abutting an isolation dielectric layer over a drift region. The body well and source diffused region overlap the bottom surface of the gate trench. An integrated circuit containing an MOS transistor with a first trenched gate abutting an isolation dielectric layer over a drift region, and a second trenched gate located over a heavily doped buried layer. The buried layer is the same conductivity type as the drift region. A process of forming an integrated circuit containing an MOS transistor, which includes an isolation dielectric layer over a drift region of a drain of the transistor, and a gate formed in a gate trench which abuts the isolation dielectric layer. The gate trench is formed by removing substrate material adjacent to the isolation dielectric layer.

摘要翻译： 一种包含MOS晶体管的集成电路，其具有与漂移区上的隔离电介质层邻接的沟槽栅极。 体阱和源极扩散区域与栅极沟槽的底表面重叠。 一种包含MOS晶体管的集成电路，其具有与漂移区上的隔离电介质层邻接的第一沟槽栅极和位于重掺杂掩埋层上方的第二沟槽栅极。 埋层是与漂移区相同的导电类型。 形成包含MOS晶体管的集成电路的过程，其包括在晶体管的漏极的漂移区上方的隔离电介质层和形成在栅极沟槽中的栅极，该栅极与隔离电介质层相邻。 通过去除与隔离电介质层相邻的衬底材料形成栅极沟槽。