公开(公告)号：US4904612A

公开(公告)日：1990-02-27

申请号：US374617

申请日：1989-06-30

申请人： Hans-Peter Zwicknagl ,  Josef Willer ,  Helmut Tews

发明人： Hans-Peter Zwicknagl ,  Josef Willer ,  Helmut Tews

IPC分类号： H01L29/73 ,  H01L21/28 ,  H01L21/331 ,  H01L29/737

CPC分类号： H01L29/66272 ,  H01L21/28 ,  H01L29/66318 ,  H01L29/7371 ,  Y10S148/011 ,  Y10S438/951

摘要： A method for the manufacture of a planar, self-aligned emitter-base complex, whereby a semiconductor layer structure standard for hetero-bipolar transistors is first grown on a substrate, the base regions are subsequently etching through a mask technique and are provided with the base metallization and with a first dielectric layer and insulation implantations and spacers for electrical insulation of the base are manufactured, and, following thereupon, the emitter region is provided with the emitter metallization and with a third dielectric layer.

摘要翻译： 一种用于制造平面，自对准的发射极 - 基极复合体的方法，由此首先在衬底上生长用于异质双极晶体管的半导体层结构标准，然后通过掩模技术蚀刻基底区域，并且提供 基底金属化和第一介电层，并且制造用于基底的电绝缘的绝缘注入和间隔物，随后，发射极区域设置有发射极金属化和第三介电层。

公开(公告)号：US20100019345A1

公开(公告)日：2010-01-28

申请号：US12177930

申请日：2008-07-23

申请人： Josef Willer ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz

发明人： Josef Willer ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz

IPC分类号： H01L21/3065 ,  H01L23/58

CPC分类号： H01L21/28273 ,  H01L21/3086 ,  H01L21/32139 ,  H01L27/0207 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

摘要： An integrated circuit is described. The integrated circuit may have: an active area line formed of a material of a semiconductor substrate with a first longitudinal direction parallel to an upper surface of the semiconductor substrate; wherein the active area line has at least one form-supporting element extending in a second longitudinal direction parallel to the upper surface of the semiconductor substrate; and wherein the second longitudinal direction is arranged with regard to the first longitudinal direction in an angle unequal to 0 degree and unequal to 180 degree.

摘要翻译： 描述了集成电路。 集成电路可以具有：由具有与半导体衬底的上表面平行的第一纵向方向的半导体衬底的材料形成的有源区线; 其中所述有源面积线具有至少一个形状支撑元件，所述支撑元件在平行于所述半导体衬底的上表面的第二纵向方向上延伸; 并且其中所述第二纵向方向相对于所述第一纵向方向以不等于0度并且不等于180度的角度布置。

公开(公告)号：US20090261397A1

公开(公告)日：2009-10-22

申请号：US12104750

申请日：2008-04-17

申请人： Josef Willer ,  Franz Hofmann ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz ,  Lars Bach ,  Thomas Melde

发明人： Josef Willer ,  Franz Hofmann ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz ,  Lars Bach ,  Thomas Melde

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11521

摘要： An integrated circuit is described. The integrated circuit may comprise a multitude of floating-gate electrodes, wherein at least one of the floating-gate electrodes has a lower width and an upper width, the lower width being larger than the upper width, and wherein the at least one of the floating-gate electrodes comprises a transition metal. A corresponding manufacturing method for an integrated circuit is also described.

摘要翻译： 描述了集成电路。 集成电路可以包括多个浮栅电极，其中浮栅电极中的至少一个具有较低宽度和上宽度，下宽度大于上宽度，并且其中至少一个 浮栅电极包括过渡金属。 还描述了集成电路的相应制造方法。

公开(公告)号：US07602649B2

公开(公告)日：2009-10-13

申请号：US11849828

申请日：2007-09-04

申请人： Josef Willer ,  Detlev Richter

发明人： Josef Willer ,  Detlev Richter

IPC分类号： G11C16/06

CPC分类号： G11C16/0483 ,  G11C16/26

摘要： In an embodiment of the invention, a method of operating an integrated circuit for reading the logical state of a selected one of a plurality of memory cells included within a memory cell string in the integrated circuit is provided.

摘要翻译： 在本发明的实施例中，提供了一种操作用于读取集成电路中的存储单元串中包括的多个存储单元中选定的一个的逻辑状态的集成电路的方法。

公开(公告)号：US20090251968A1

公开(公告)日：2009-10-08

申请号：US12099522

申请日：2008-04-08

申请人： Christoph Andreas Kleint ,  Josef Willer

发明人： Christoph Andreas Kleint ,  Josef Willer

IPC分类号： H01L21/00 ,  G11C16/04

CPC分类号： H01L27/11578 ,  H01L27/11582

摘要： In an embodiment, an integrated circuit may include a metallically conductive structure, a base structure having a crystal orientation, the base structure being adjacent to the metallically conductive structure, and a nanostructure disposed on the base structure, the nanostructure having substantially the same crystal orientation as the base structure.

摘要翻译： 在一个实施例中，集成电路可以包括金属导电结构，具有晶体取向的基底结构，与金属导电结构相邻的基底结构，以及设置在基底结构上的纳米结构，纳米结构具有基本上相同的晶体取向 作为基础结构。

公开(公告)号：US20090200533A1

公开(公告)日：2009-08-13

申请号：US12028513

申请日：2008-02-08

申请人： Klaus-Dieter Ufert ,  Josef Willer

发明人： Klaus-Dieter Ufert ,  Josef Willer

IPC分类号： H01L47/00 ,  H01L21/00

CPC分类号： H01L27/101 ,  H01L27/222 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/06 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/149 ,  H01L45/1625 ,  H01L45/1675

摘要： An integrated circuit including a memory cell and a method of manufacturing the integrated circuit are described. The memory cell includes a buried gate select transistor and a resistive memory element coupled to the buried gate select transistor. The resistive memory element stores information based on a resistivity of the resistive memory element.

摘要翻译： 描述了包括存储单元的集成电路和集成电路的制造方法。 存储单元包括掩埋栅极选择晶体管和耦合到掩埋栅选择晶体管的电阻存储元件。 电阻性存储元件基于电阻式存储元件的电阻率存储信息。

公开(公告)号：US07538411B2

公开(公告)日：2009-05-26

申请号：US11411994

申请日：2006-04-26

申请人： Josef Willer ,  Klaus-Dieter Ufert

发明人： Josef Willer ,  Klaus-Dieter Ufert

IPC分类号： H01L29/00

CPC分类号： H01L45/14 ,  B82Y10/00 ,  G11C13/00 ,  G11C13/0007 ,  G11C13/0014 ,  G11C13/0016 ,  G11C2213/32 ,  H01L27/2436 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/145 ,  H01L45/146 ,  H01L45/1675 ,  H01L45/1683

摘要： Wordline stacks are arranged parallel at a distance from one another on a substrate surface. Bitlines are arranged transversely to the wordline stacks at a distance from one another. Source/drain regions are formed as doped regions in the vicinity of the wordline stacks. A resistive layer is disposed between a plurality of the source/drain regions and the bitlines and formed of a material having a resistance that is switched by an applied voltage. Source lines are arranged parallel to the wordline stacks so that they connect further pluralities of the source/drain regions.

摘要翻译： 字线堆叠在衬底表面上彼此间隔一定距离平行排列。 位线横向于彼此间隔一定距离的字线堆栈布置。 源极/漏极区域形成为字线堆叠附近的掺杂区域。 电阻层设置在多个源极/漏极区域和位线之间，并且由具有通过施加电压切换的电阻的材料形成。 源极线平行于字线堆栈布置，使得它们连接更多个源极/漏极区域。

公开(公告)号：US20090097317A1

公开(公告)日：2009-04-16

申请号：US11872655

申请日：2007-10-15

申请人： Josef Willer ,  Franz Hofmann ,  Detlev Richter ,  Nicolas Nagel

发明人： Josef Willer ,  Franz Hofmann ,  Detlev Richter ,  Nicolas Nagel

IPC分类号： G11C16/00 ,  H01L21/336 ,  H01L29/788

CPC分类号： G11C16/0483 ,  G11C16/0475 ,  H01L27/115 ,  H01L27/11565 ,  H01L27/11568

摘要： Embodiments of the present invention relate generally to integrated circuits and methods for manufacturing an integrated circuit. In an embodiment of the invention, an integrated circuit having a memory cell is provided. The memory cell may include a trench in a carrier, a charge trapping layer structure in the trench, the charge trapping layer structure comprising at least two separate charge trapping regions, electrically conductive material at least partially filled in the trench, and source/drain regions next to the trench.

摘要翻译： 本发明的实施例一般涉及用于制造集成电路的集成电路和方法。 在本发明的实施例中，提供了具有存储单元的集成电路。 存储单元可以包括载体中的沟槽，沟槽中的电荷俘获层结构，电荷俘获层结构包括至少两个分离的电荷俘获区，至少部分填充在沟槽中的导电材料以及源/漏区 旁边的沟槽。

公开(公告)号：US20090026524A1

公开(公告)日：2009-01-29

申请号：US11829700

申请日：2007-07-27

申请人： Franz Kreupl ,  Josef Willer ,  Doris Keitel-Schulz

发明人： Franz Kreupl ,  Josef Willer ,  Doris Keitel-Schulz

IPC分类号： H01L29/788 ,  H01L21/30 ,  H01L23/48

CPC分类号： H01L27/115 ,  H01L21/76254 ,  H01L21/8221 ,  H01L25/0657 ,  H01L25/50 ,  H01L27/0688 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11578 ,  H01L2224/83894 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/13091 ,  H01L2924/00

摘要： An integrated circuit includes a first integrated circuit layer including at least one first transistor channel region and having a wafer bonding interface. The integrated circuit may further include at least one second integrated circuit layer including at least one second transistor channel region and being arranged at the wafer bonding interface of the first integrated circuit layer.

摘要翻译： 集成电路包括包括至少一个第一晶体管沟道区并具有晶片接合界面的第一集成电路层。 集成电路还可以包括至少一个包括至少一个第二晶体管沟道区的第二集成电路层，并布置在第一集成电路层的晶片接合界面处。

公开(公告)号：US20080237694A1

公开(公告)日：2008-10-02

申请号：US11728960

申请日：2007-03-27

申请人： Michael Specht ,  Nicolas Nagel ,  Josef Willer

发明人： Michael Specht ,  Nicolas Nagel ,  Josef Willer

IPC分类号： H01L29/792 ,  H01L21/336

CPC分类号： H01L29/792 ,  G11C16/0466 ,  H01L29/513

摘要： The invention relates to integrated circuits, to a cell, to a cell arrangement, to a method for manufacturing an integrated circuit, to a method for manufacturing a cell, and to a memory module. In an embodiment of the invention, an integrated circuit is provided having a cell, the cell including a low-k dielectric layer, a first high-k dielectric layer disposed above the low-k dielectric layer, a charge trapping layer disposed above the first high-k dielectric layer, and a second high-k dielectric layer disposed above the charge trapping layer.

摘要翻译： 本发明涉及集成电路，单元，单元布置，集成电路的制造方法，单元的制造方法以及存储器模块。 在本发明的实施例中，提供了具有单元的集成电路，该单元包括低k电介质层，设置在低k电介质层上方的第一高k电介质层，设置在第一 高k电介质层和设置在电荷捕获层上方的第二高k电介质层。