公开(公告)号：US6048796A

公开(公告)日：2000-04-11

申请号：US211891

申请日：1998-12-15

申请人： Kun-Chih Wang ,  Wen-Yi Hsieh ,  Yimin Huang ,  Chih-Chien Liu ,  Water Lur

发明人： Kun-Chih Wang ,  Wen-Yi Hsieh ,  Yimin Huang ,  Chih-Chien Liu ,  Water Lur

IPC分类号： H01L21/768 ,  H01L21/00

CPC分类号： H01L21/7684 ,  H01L21/76829

摘要： A method is described for manufacturing a multilevel metal interconnects. The method comprises the steps of providing a substrate and then forming a wire on the substrate. A dielectric layer is formed on the substrate and the wire and a protective layer is formed on the dielectric layer. An opening is formed by patterning the protective layer and the dielectric layer and a barrier layer is formed on the protective layer and in the opening. A copper layer is formed on the barrier layer and fills the opening. A portion of the copper layer and the barrier layer are removed by chemical-mechanical polishing.

摘要翻译： 描述了一种用于制造多层金属互连的方法。 该方法包括以下步骤：提供衬底，然后在衬底上形成线。 在基板和导线上形成电介质层，在电介质层上形成保护层。 通过图案化保护层和电介质层形成开口，并且在保护层和开口中形成阻挡层。 在阻挡层上形成铜层并填充开口。 通过化学机械抛光去除铜层和阻挡层的一部分。

公开(公告)号：US06339025B1

公开(公告)日：2002-01-15

申请号：US09304436

申请日：1999-04-03

申请人： Chih-Chien Liu ,  Kun-Chih Wang ,  Wen-Yi Hsieh ,  Yimin Huang

发明人： Chih-Chien Liu ,  Kun-Chih Wang ,  Wen-Yi Hsieh ,  Yimin Huang

IPC分类号： H01L2144

CPC分类号： H01L21/76886 ,  H01L21/3185 ,  H01L21/76807 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76867

摘要： A method of fabricating a copper capping layer. A silicon rich nitride layer is formed on an exposed copper layer. Since the silicon rich nitride layer has more dangling bonds inside, the silicon in the silicon rich nitride layer easily reacts with the copper and a copper silicide layer is formed between the copper and the silicon rich nitride layer. Therefore, adhesion of the copper and the silicon rich nitride layer can be improved.

摘要翻译： 一种制造铜覆盖层的方法。 在暴露的铜层上形成富氮的氮化物层。 由于富含硅的氮化物层内部具有更多的悬空键，富硅氮化物层中的硅容易与铜反应，并且在铜和富硅氮化物层之间形成铜硅化物层。 因此，可以提高铜和富硅氮化物层的粘合性。

公开(公告)号：US06245380B1

公开(公告)日：2001-06-12

申请号：US09249582

申请日：1999-02-11

申请人： Shih-Wei Sun ,  Wen-Yi Hsieh ,  Water Lur ,  Kun-Chih Wang

发明人： Shih-Wei Sun ,  Wen-Yi Hsieh ,  Water Lur ,  Kun-Chih Wang

IPC分类号： B05D512

CPC分类号： H01L24/05 ,  H01L21/76807 ,  H01L21/76847 ,  H01L21/76877 ,  H01L24/03 ,  H01L24/11 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05546 ,  H01L2224/05624 ,  H01L2224/13099 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/00014

摘要： A method of forming bonding pad commences by forming a conformal barrier layer on a provided inter-metal dielectric layer. A first metal layer is formed on the barrier layer to partially fill the trench. A thin glue layer is formed on the first metal layer. A second metal layer is formed on the glue layer to fill the trench. The second metal layer, the glue layer, the first metal layer and the barrier layer are partially removed to expose the dielectric layer. A bonding pad structure is thus formed in the trench. The bonding pad structure comprises a first metal pad and a second metal pad.

摘要翻译： 通过在所提供的金属间介电层上形成保形阻挡层，开始形成焊盘的方法。 在阻挡层上形成第一金属层以部分地填充沟槽。 在第一金属层上形成薄胶层。 在胶层上形成第二金属层以填充沟槽。 部分去除第二金属层，胶层，第一金属层和阻挡层，以露出介质层。 因此在沟槽中形成接合焊盘结构。 焊盘结构包括第一金属焊盘和第二金属焊盘。

公开(公告)号：US06218284B1

公开(公告)日：2001-04-17

申请号：US09241841

申请日：1999-02-01

申请人： Chih-Chien Liu ,  Cheng-Yuan Tsai ,  Wen-Yi Hsieh ,  Water Lur

发明人： Chih-Chien Liu ,  Cheng-Yuan Tsai ,  Wen-Yi Hsieh ,  Water Lur

IPC分类号： H01L2176

CPC分类号： H01L21/76829 ,  H01L21/31053 ,  H01L21/31612 ,  H01L21/31629 ,  H01L21/76819 ,  H01L21/76837

摘要： A method for forming an inter-metal dielectric layer without voids therein is described. Wiring lines are formed on a provided substrate. Each of the wiring lines comprises a protective layer thereon. A liner layer is formed over the substrate and over the wiring lines. A fluorinated silicate glass (FSG) layer is formed on the liner layer by using high density plasma chemical vapor deposition (HDPCVD). A thickness of the FSG layer is about 0.9-1 times a thickness of the wiring lines. A cap layer is formed on the FSG layer using HDPCVD. A thickness of the cap layer is about 0.2-0.3 times a thickness of the wiring lines. An oxide layer is formed on the cap layer to achieve a predetermined thickness. A part of the dielectric layer is removed to obtain a planarized surface.

摘要翻译： 描述了一种在没有空隙的情况下形成金属间介电层的方法。 在所提供的基板上形成接线。 每条布线包括其上的保护层。 在衬底上方和衬底上形成衬里层。 通过使用高密度等离子体化学气相沉积（HDPCVD）在衬层上形成氟化硅酸盐玻璃（FSG）层。 FSG层的厚度约为布线厚度的0.9-1倍。 使用HDPCVD在FSG层上形成覆盖层。 盖层的厚度为布线的厚度的约0.2-0.3倍。 在盖层上形成氧化层以达到预定的厚度。 去除介电层的一部分以获得平坦化表面。

公开(公告)号：US6001746A

公开(公告)日：1999-12-14

申请号：US314928

申请日：1999-05-20

申请人： Cheng-Yuan Tsai ,  Chih-Chien Liu ,  Wen-Yi Hsieh ,  Water Lur

发明人： Cheng-Yuan Tsai ,  Chih-Chien Liu ,  Wen-Yi Hsieh ,  Water Lur

IPC分类号： C23C16/40 ,  H01L21/316

CPC分类号： H01L21/02164 ,  C23C16/402 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/31612

摘要： The present invention provides a method of forming an undoped silicate glass layer on a semiconductor wafer by performing a high density plasma chemical vapor deposition process. The semiconductor wafer being positioned in a deposition chamber. The method comprises forming the undoped silicate glass layer by performing the high density plasma chemical vapor deposition process in the deposition chamber under the following conditions: an argon (Ar) flow rate of 40 to 70 sccm (standard cubic centimeter per minute); an oxygen (O.sub.2) flow rate of 90 to 120 sccm; a silane flow rate of 70 to 100 sccm; a gas pressure of 3 to 10 mtorr; a temperature of 300 to 400.degree. C.; and a low frequency power of 2500 to 3500 watts. Wherein the ratio of Ar to O.sub.2 is 0.53, and O.sub.2 to silane is 1.23.

摘要翻译： 本发明提供了通过进行高密度等离子体化学气相沉积工艺在半导体晶片上形成未掺杂的硅酸盐玻璃层的方法。 半导体晶片位于沉积室中。 该方法包括通过在以下条件下在沉积室中进行高密度等离子体化学气相沉积工艺来形成未掺杂的硅酸盐玻璃层：氩（Ar）流速为40至70sccm（标准立方厘米每分钟）; 氧气（O 2）流量为90至120sccm; 硅烷流量为70〜100sccm; 气体压力为3至10毫托; 温度为300〜400℃。 和2500至3500瓦的低频功率。 其中Ar与O 2的比例为0.53，O 2与硅烷的比例为1.23。

公开(公告)号：US06180451B2

公开(公告)日：2001-01-30

申请号：US09165143

申请日：1998-10-01

申请人： Wen-Yi Hsieh ,  Juan-Yuan Wu ,  Water Lur

发明人： Wen-Yi Hsieh ,  Juan-Yuan Wu ,  Water Lur

IPC分类号： H01L218242

CPC分类号： H01L21/02667 ,  H01L21/02532 ,  H01L21/2022 ,  H01L27/10852 ,  H01L28/84

摘要： A method of forming a DRAM capacitor. A hemispherical grain structure is formed on the surface of the bottom electrode of the capacitor. By employing an additional annealing under a dopant contained ambient, the dopant is diffused into the hemispherical grain structure and distributed at the surface area of the hemispherical grain region.

摘要翻译： 一种形成DRAM电容器的方法。 在电容器的底部电极的表面上形成半球形晶粒结构。 通过在包含环境的掺杂剂下进行额外的退火，掺杂剂扩散到半球形晶粒结构中并分布在半球形晶粒区域的表面区域。

公开(公告)号：US06174812B1

公开(公告)日：2001-01-16

申请号：US09328246

申请日：1999-06-08

申请人： Chiung-Sheng Hsiung ,  Wen-Yi Hsieh ,  Water Lur

发明人： Chiung-Sheng Hsiung ,  Wen-Yi Hsieh ,  Water Lur

IPC分类号： H01L2144

CPC分类号： H01L21/76873 ,  H01L21/288 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76877 ,  H01L21/76885 ,  H01L23/53233 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

摘要： A copper-palladium alloy damascene technology applied to the ultra large scale integration (ULSI) circuits fabrication is disclosed. First, a TaN barrier is deposited over an oxide layer or in terms of the inter metal dielectric (IMD) layer. Then a copper-palladium seed is deposited over the TaN barrier. Furthermore, a copper-palladium gap-fill electroplating layer is electroplated over the dielectric oxide layer. Second, a copper-palladium annealing process is carried out. Then the copper-palladium electroplating surface is planarized by means of a chemical mechanical polishing (CMP) process. Third, the CoWP cap is self-aligned to the planarized copper-palladium alloy surface. Finally, a second IMD layer is deposited over the first IMD layer. Furthermore, a contact hole in the second dielectric layer over said CoWP cap layer is formed, and then the CoWP cap of the first IMD layer is connected with the copper-palladium alloy bottom surface of the second IMD layer directly. The other deposition processes are subsequently performed the same way.

摘要翻译： 公开了一种应用于超大规模集成（ULSI）电路制造的铜 - 钯合金镶嵌技术。 首先，在氧化物层上或以金属间电介质（IMD）层方式沉积TaN势垒。 然后将铜钯种子沉积在TaN屏障上。 此外，将铜 - 钯间隙填充电镀层电镀在电介质氧化物层上。 其次，进行铜 - 钯退火处理。 然后通过化学机械抛光（CMP）工艺对铜 - 钯电镀表面进行平面化处理。 第三，CoWP帽与平面化的铜 - 钯合金表面自对准。 最后，第二IMD层沉积在第一IMD层上。 此外，形成在所述CoWP覆盖层上的第二电介质层中的接触孔，然后直接将第一IMD层的CoWP帽与第二IMD层的铜 - 钯合金底面连接。 随后以相同的方式进行其它沉积工艺。

公开(公告)号：US06180484B2

公开(公告)日：2001-01-30

申请号：US09140776

申请日：1998-08-26

申请人： Kun-Chih Wang ,  Wen-Yi Hsieh

发明人： Kun-Chih Wang ,  Wen-Yi Hsieh

IPC分类号： H01L2120

CPC分类号： H01L28/60 ,  C23C16/14 ,  C23C16/56 ,  H01L21/7684 ,  H01L21/76877

摘要： The present invention proposes a method for forming a tungsten film with a good surface property and utilizes a chemical plasma treatment to round the tungsten surface and to improve the leakage issue of tungsten conductive film. A fabrication of a DRAM cell capacitor with tungsten bottom electrode is described for a preferred embodiment. Forming an inter-layer dielectric on a semiconductor substrate, a tungsten layer is formed thereon. A chemical plasma treatment is carried out to round the tungsten surface spires and result in a better surface properties. The tungsten layer is patterned to serve as the bottom electrode, and another dielectric layer is formed to cover the bottom electrode of tungsten. Finally, the top storage electrode is formed to finish the present process.

摘要翻译： 本发明提出了一种形成具有良好表面性能的钨膜的方法，并利用化学等离子体处理使钨表面圆弧化并改善了钨导电膜的泄漏问题。 对于优选实施例描述了具有钨底电极的DRAM单元电容器的制造。 在半导体衬底上形成层间电介质，在其上形成钨层。 进行化学等离子体处理以使钨表面尖锐化，并产生更好的表面性能。 图案化钨层用作底部电极，并且形成另一个电介质层以覆盖钨的底部电极。 最后，形成顶部存储电极以完成本工艺。

公开(公告)号：US06169028A

公开(公告)日：2001-01-02

申请号：US09237787

申请日：1999-01-26

申请人： Kun-Chih Wang ,  Ming-Sheng Yang ,  Wen-Yi Hsieh

发明人： Kun-Chih Wang ,  Ming-Sheng Yang ,  Wen-Yi Hsieh

IPC分类号： H10L2144

CPC分类号： H01L21/7684 ,  H01L21/3212 ,  H01L21/76807

摘要： A method for fabricating a metal interconnect structure. A semiconductor substrate comprising a conductive layer therein is provided. A dielectric layer is formed on the semiconductor substrate. A part of the dielectric layer is removed to form a dual damascene opening and a trench therein, wherein the dual damascene opening exposes the conductive layer. The trench is larger than the dual damascene opening. A conformal barrier layer is formed on the dielectric layer. A conformal metal layer is formed on the barrier layer to fill the dual damascene opening and to partially fill the trench. The metal layer positioned in the trench has a thickness equal to the depth of the trench. A conformal cap layer is formed on the metal layer. A CMP process is performed to remove the cap layer, the metal layer and the barrier layer outside the trench and outside the dual damascene opening.

摘要翻译： 一种制造金属互连结构的方法。 提供了包括其中的导电层的半导体衬底。 在半导体衬底上形成电介质层。 去除介电层的一部分以在其中形成双镶嵌开口和沟槽，其中双镶嵌开口暴露导电层。 沟槽大于双镶嵌开口。 在电介质层上形成保形阻挡层。 在阻挡层上形成保形金属层以填充双镶嵌开口并部分填充沟槽。 定位在沟槽中的金属层的厚度等于沟槽的深度。 在金属层上形成共形盖层。 执行CMP处理以去除沟槽外部的覆盖层，金属层和阻挡层，并且在双镶嵌开口外部。

公开(公告)号：US6080660A

公开(公告)日：2000-06-27

申请号：US32682

申请日：1998-02-27

申请人： Kun-Chih Wang ,  Hsiao-Pang Chou ,  Wen-Yi Hsieh ,  Tri-Rung Yew

发明人： Kun-Chih Wang ,  Hsiao-Pang Chou ,  Wen-Yi Hsieh ,  Tri-Rung Yew

IPC分类号： H01L21/311 ,  H01L21/768 ,  H01L21/4763

CPC分类号： H01L21/31116 ,  H01L21/76802 ,  H01L21/76805

摘要： A method for manufacturing a via structure comprising the steps of providing a semiconductor substrate, and then forming conductive line and dielectric layer over the substrate. Next, a photolithographic and a first etching operation are conducted so that an opening in the dielectric layer exposing the conductive line surface is formed. The first etching operation uses several etchants including fluorobutane, which has the highest concentration. Since there is a re-entrance structure at the bottom of the opening, a second etching operation is performed. In the second etching operation, a portion of the conductive line is etched for a fixed time interval to control the degree of etching. Consequently, a slanting surface is formed at the bottom of the opening and the re-entrance structure is eliminated. With a planarized bottom, step coverage of subsequently deposited material is increased.

摘要翻译： 一种用于制造通孔结构的方法，包括以下步骤：提供半导体衬底，然后在衬底上形成导电线和电介质层。 接下来，进行光刻和第一蚀刻操作，从而形成暴露导电线表面的电介质层中的开口。 第一蚀刻操作使用多种蚀刻剂，包括具有最高浓度的氟代丁烷。 由于在开口的底部存在再入口结构，因此进行第二蚀刻操作。 在第二蚀刻操作中，导电线的一部分被蚀刻固定的时间间隔以控制蚀刻程度。 因此，在开口的底部形成倾斜表面，并且消除了再入口结构。 在平坦化的底部，随后沉积材料的阶梯覆盖率增加。