公开(公告)号：US20160197069A1

公开(公告)日：2016-07-07

申请号：US14778512

申请日：2013-06-25

申请人： Patrick Morrow ,  Kimin Jun ,  M. Clair Webb ,  Donald W. Nelson

发明人： Patrick Morrow ,  Kimin Jun ,  M. Clair Webb ,  Donald W. Nelson

IPC分类号： H01L27/06 ,  H01L29/78 ,  H01L23/538 ,  H01L27/11 ,  H01L21/822

CPC分类号： H01L27/0688 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/8221 ,  H01L21/823431 ,  H01L21/845 ,  H01L23/5386 ,  H01L27/0886 ,  H01L27/1104 ,  H01L27/1116 ,  H01L27/1211 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

摘要： Monolithic 3D ICs employing one or more local inter-level interconnect integrated intimately with at least one structure of at least one transistor on at least one transistor level within the 3D IC. In certain embodiments the local inter-level interconnect intersects a gate electrode or a source/drain region of at least one transistor and extends through at least one inter-level dielectric layer disposed between a first and second transistor level in the 3D IC. Local inter-level interconnects may advantageously make a direct vertical connection between transistors in different levels of the 3D IC without being routed laterally around the footprint (i.e., lateral, or planar, area) of either the overlying or underlying transistor level that is interconnected.

摘要翻译： 使用一个或多个本地级间互连的单片3D IC，其与3D IC内的至少一个晶体管级上的至少一个晶体管的至少一个结构紧密集成。 在某些实施例中，局部级间互连与至少一个晶体管的栅电极或源/漏区相交，并延伸穿过设置在3D IC中的第一和第二晶体管级之间的至少一个级间介电层。 有利地，本地级间互连可以在3D IC的不同级别中的晶体管之间进行直接垂直连接，而不会横向绕过互连的上覆或下伏晶体管级的覆盖区（即，横向或平面区域）。

公开(公告)号：US20120326218A1

公开(公告)日：2012-12-27

申请号：US13169864

申请日：2011-06-27

申请人： Yih Wang ,  M. Clair Webb ,  Nick Lindert ,  Swaminathan Sivakumar ,  Kevin X. Zhang ,  Dinesh Somasekhar

发明人： Yih Wang ,  M. Clair Webb ,  Nick Lindert ,  Swaminathan Sivakumar ,  Kevin X. Zhang ,  Dinesh Somasekhar

IPC分类号： H01L27/108

CPC分类号： H01L27/10814 ,  H01L27/0207 ,  H01L27/10891

摘要： A 6F2 DRAM cell with paired cells is described. In one embodiment the cell pairs are separated by n-type isolation transistors having gates defining dummy word lines. The dummy word lines are fabricated from a metal with a work function favoring p-channel devices.

摘要翻译： 描述了具有成对单元的6F2 DRAM单元。 在一个实施例中，单元对由具有限定虚拟字线的门的n型隔离晶体管分开。 虚拟字线由具有有利于p沟道器件的功函数的金属制成。

公开(公告)号：US20090138688A1

公开(公告)日：2009-05-28

申请号：US12365171

申请日：2009-02-04

申请人： Bryan P. Black ,  Nicholas G. Samra ,  M. Clair Webb

发明人： Bryan P. Black ,  Nicholas G. Samra ,  M. Clair Webb

IPC分类号： G06F9/38

CPC分类号： G06F15/7832 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/73253 ,  H01L2225/06513 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2924/00013 ,  H01L2924/14 ,  Y02D10/12 ,  Y02D10/13 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00014

摘要： Disclosed are a multi-die processor apparatus and system. Processor logic to execute one or more instructions is allocated among two or more face-to-faces stacked dice. The processor includes a conductive interface between the stacked dice to facilitate die-to-die communication.

摘要翻译： 公开了一种多芯片处理器装置和系统。 执行一个或多个指令的处理器逻辑在两个或多个面对面堆叠的骰子之间分配。 处理器包括在堆叠的骰子之间的导电接口，以便于管芯到管芯的通信。

公开(公告)号：US08860199B2

公开(公告)日：2014-10-14

申请号：US12365171

申请日：2009-02-04

申请人： Bryan P. Black ,  Nicholas G. Samra ,  M. Clair Webb

发明人： Bryan P. Black ,  Nicholas G. Samra ,  M. Clair Webb

IPC分类号： H01L21/48 ,  H01L23/48 ,  H01L25/065 ,  G06F15/78 ,  H01L23/00

CPC分类号： G06F15/7832 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/73253 ,  H01L2225/06513 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2924/00013 ,  H01L2924/14 ,  Y02D10/12 ,  Y02D10/13 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00014

摘要： Disclosed are a multi-die processor apparatus and system. Processor logic to execute one or more instructions is allocated among two or more face-to-faces stacked dice. The processor includes a conductive interface between the stacked dice to facilitate die-to-die communication.

摘要翻译： 公开了一种多芯片处理器装置和系统。 执行一个或多个指令的处理器逻辑在两个或多个面对面堆叠的骰子之间分配。 处理器包括在堆叠的骰子之间的导电接口，以便于管芯到管芯的通信。

公开(公告)号：US08519462B2

公开(公告)日：2013-08-27

申请号：US13169864

申请日：2011-06-27

申请人： Yih Wang ,  M. Clair Webb ,  Nick Lindert ,  Swaminathan Sivakumar ,  Kevin X. Zhang ,  Dinesh Somasekhar

发明人： Yih Wang ,  M. Clair Webb ,  Nick Lindert ,  Swaminathan Sivakumar ,  Kevin X. Zhang ,  Dinesh Somasekhar

IPC分类号： H01L27/108

CPC分类号： H01L27/10814 ,  H01L27/0207 ,  H01L27/10891

摘要： A 6F2 DRAM cell with paired cells is described. In one embodiment the cell pairs are separated by n-type isolation transistors having gates defining dummy word lines. The dummy word lines are fabricated from a metal with a work function favoring p-channel devices.

摘要翻译： 描述了具有成对单元的6F2 DRAM单元。 在一个实施例中，单元对由具有限定虚拟字线的门的n型隔离晶体管分开。 虚拟字线由具有有利于p沟道器件的功函数的金属制成。

公开(公告)号：US3986044A

公开(公告)日：1976-10-12

申请号：US612996

申请日：1975-09-12

申请人： Paul Dale Madland ,  M. Clair Webb

发明人： Paul Dale Madland ,  M. Clair Webb

IPC分类号： H03K19/017 ,  H03K19/0185 ,  H03K19/08 ,  H03K19/40

CPC分类号： H03K19/01728 ,  H03K19/01855

摘要： A voltage level sustaining circuit for an IGFET driver circuit having an output node includes a first IGFET coupled between a voltage supply conductor and an output node of a driver circuit. The gate of the first IGFET is coupled to a source of a second IGFET having its gate and drain connected to the voltage supply conductor. A boosting capacitor is connected between the gate of the first IGFET and a conductor to which a refresh pulse is applied. The refresh pulse need be applied only often enough and be of sufficient magnitude to turn on the first IGFET sufficiently hard that the output node is held at the voltage of the voltage supply conductor.

摘要翻译： 具有输出节点的IGFET驱动器电路的电压电平维持电路包括耦合在电压供应导体和驱动器电路的输出节点之间的第一IGFET。 第一IGFET的栅极耦合到第二IGFET的源极，其栅极和漏极连接到电压供应导体。 升压电容器连接在第一IGFET的栅极和施加刷新脉冲的导体之间。 刷新脉冲仅需要经常被施加并且具有足够的量级以使得第一IGFET足够坚硬以使输出节点保持在电压供应导体的电压。