公开(公告)号：US07539094B2

公开(公告)日：2009-05-26

申请号：US11380908

申请日：2006-04-28

申请人： Shih-Cheng Chang ,  Chi-Hsien Shih

发明人： Shih-Cheng Chang ,  Chi-Hsien Shih

IPC分类号： G11B5/09 ,  H04J3/22

CPC分类号： H03M7/30

摘要： A system for processing multimedia data outputs multiple digital data streams of different compressed ratios or types to adapt to multiple limitations of storage spaces and transmission bandwidths, and thus reduce the repetition for processing the digital data streams to save the central processing unit (CPU) resources.

摘要翻译： 用于处理多媒体数据的系统输出不同压缩比或类型的多个数字数据流，以适应存储空间和传输带宽的多个限制，从而减少处理数字数据流的重复以节省中央处理单元（CPU）资源 。

公开(公告)号：US07257784B2

公开(公告)日：2007-08-14

申请号：US11089108

申请日：2005-03-24

申请人： Chia-Lin Cheng ,  EJ Wu ,  Shih-Cheng Chang ,  Kuo-Yin Chen

发明人： Chia-Lin Cheng ,  EJ Wu ,  Shih-Cheng Chang ,  Kuo-Yin Chen

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method and system for integrally checking a chip layout dataset and a package substrate layout dataset for errors are disclosed. The package substrate layout dataset is converted from a first format into a second format in which the chip layout dataset is provided. The chip layout dataset of the second format is combined with the package substrate layout dataset of the second format into a combined dataset. The combined dataset is then checked for errors or design rule violations.

摘要翻译： 公开了一种用于整体检查芯片布局数据集和错误的封装基板布局数据集的方法和系统。 封装衬底布局数据集从第一格式转换成提供芯片布局数据集的第二格式。 第二格式的芯片布局数据集与第二格式的封装基板布局数据组合成为组合数据集。 然后检查组合数据集是否有错误或设计规则违规。

公开(公告)号：US20110299809A1

公开(公告)日：2011-12-08

申请号：US13209228

申请日：2011-08-12

申请人： Shih-Cheng Chang ,  Jin-Lien Lin ,  Kuo-Ching Hsu ,  Kai-Ming Ching ,  Jiun Yi Wu ,  Yen-Huei Chen

发明人： Shih-Cheng Chang ,  Jin-Lien Lin ,  Kuo-Ching Hsu ,  Kai-Ming Ching ,  Jiun Yi Wu ,  Yen-Huei Chen

IPC分类号： G02B6/12

CPC分类号： G02B6/43 ,  G06F1/105

摘要： An integrated circuit structure includes a semiconductor chip including a front surface and a back surface; a via extending from the back surface of the semiconductor chip into the semiconductor chip, wherein the via is light transparent; and a photon detector in the semiconductor chip and exposed to the via.

摘要翻译： 集成电路结构包括：包括前表面和后表面的半导体芯片; 从半导体芯片的背面延伸到半导体芯片的通孔，其中所述通孔是透光的; 和半导体芯片中的光子检测器，并暴露于通孔。

公开(公告)号：US20080224330A1

公开(公告)日：2008-09-18

申请号：US11724282

申请日：2007-03-15

申请人： Shih-Cheng Chang

发明人： Shih-Cheng Chang

IPC分类号： H01L23/48 ,  H01L21/58

CPC分类号： H01L23/481 ,  H01L24/16 ,  H01L24/28 ,  H01L24/48 ,  H01L24/73 ,  H01L2224/04042 ,  H01L2224/16 ,  H01L2224/2919 ,  H01L2224/32506 ,  H01L2224/48091 ,  H01L2224/8389 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/0665 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： An integrated circuit chip package and a method of manufacture thereof are provided. In one embodiment, the integrated circuit chip package comprises a semiconductor die having power and ground routings, a plurality of through wafer vias disposed within the semiconductor die, the through wafer vias connected to the power and ground routings, and a substrate attached to the semiconductor die, the substrate having power and ground leads connected to the through wafer vias for transferring power from the substrate to the semiconductor die.

摘要翻译： 提供一种集成电路芯片封装及其制造方法。 在一个实施例中，集成电路芯片封装包括具有电源和接地布线的半导体管芯，设置在半导体管芯内的多个通过晶片通孔，连接到电源和接地布线的通孔晶片通孔以及连接到半导体的基板 具有连接到贯穿晶片通孔的电源和接地引线的基板用于将功率从基板传递到半导体管芯。

公开(公告)号：US07216324B2

公开(公告)日：2007-05-08

申请号：US11078781

申请日：2005-03-11

申请人： Shih-Cheng Chang

发明人： Shih-Cheng Chang

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： H01L23/49833 ,  G06F17/5068 ,  H01L22/34 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/15311

摘要： A method is disclosed for completing a flip chip package design by re-using mask designs in a tool library. The method comprises analyzing one or more input/out bump locations of a chip, analyzing one or more solder ball locations of a package hosting the chip with regard to a predetermined printed circuit board, and designing the package hosting the chip by using a tool library containing one or more existing mask designs for re-use, wherein when one or more existing mask designs are used for the package, at least one custom connection layer of the package is redesigned when needed for connecting the chip to the printed circuit board without producing a full set of new masks for the package.

摘要翻译： 公开了一种用于通过在工具库中重新使用掩模设计来完成倒装芯片封装设计的方法。 该方法包括分析芯片的一个或多个输入/输出凸点位置，分析关于预定印刷电路板承载芯片的封装的一个或多个焊球位置，以及通过使用工具库来设计托管芯片的封装 包含用于重复使用的一个或多个现有掩模设计，其中当将一个或多个现有掩模设计用于封装时，当需要用于将芯片连接到印刷电路板而重新设计封装的至少一个定制连接层，而不产生 一整套新面具的包装。

公开(公告)号：US20110227689A1

公开(公告)日：2011-09-22

申请号：US13102531

申请日：2011-05-06

申请人： Shih-Cheng Chang ,  Hui-Yu Lee

发明人： Shih-Cheng Chang ,  Hui-Yu Lee

IPC分类号： H01F5/00 ,  H01F41/00

CPC分类号： H01F17/0013 ,  H01F2017/002 ,  H01F2017/0046 ,  H01F2017/0073 ,  H01F2017/0086 ,  H01L23/5227 ,  H01L23/645 ,  H01L24/06 ,  H01L28/10 ,  H01L2924/14 ,  H01L2924/3011 ,  Y10T29/4902

摘要： A method for fabricating an inductor structure having an increased quality factor (Q) is provided. In one embodiment, a substrate is provided and a plurality of metal layers are formed on the substrate. A spirally patterned conductor layer is formed over and in the substrate and in the metal layers to produce a planar spiral inductor. A via hole is formed over and in the substrate and in the metal layers within the spirally patterned conductor layer, the via hole being formed by a through silicon via (TSV) process. Thereafter, the via hole is filled with a core layer, wherein the core layer extends from a bottom surface of the substrate to a top surface of the metal layers.

摘要翻译： 提供了一种制造具有增加的品质因数（Q）的电感器结构的方法。 在一个实施例中，提供衬底并且在衬底上形成多个金属层。 在基板上和金属层中形成螺旋状图案的导体层，以产生平面螺旋电感器。 在螺旋状图案化的导体层中的基板上和金属层中形成通孔，通孔由硅通孔（TSV）工艺形成。 此后，通孔填充有芯层，其中芯层从衬底的底表面延伸到金属层的顶表面。

公开(公告)号：US20080191205A1

公开(公告)日：2008-08-14

申请号：US11706940

申请日：2007-02-13

申请人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

发明人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

IPC分类号： H01L23/58

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L24/11 ,  H01L2224/0554 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A semiconductor structure includes a daisy chain adjacent to an edge of a semiconductor chip. The daisy chain includes a plurality of horizontal metal lines distributed in a plurality of metallization layers, wherein the horizontal metal lines are serially connected; a plurality of connecting pads in a same layer and electrically connecting the horizontal metal lines, wherein the connecting pads are physically separated from each other; and a plurality of vertical metal lines, each connecting one of the connecting pads to one of the horizontal metal lines, wherein one of the plurality of connecting pads is connected to one of the plurality of horizontal metal lines by only one of the plurality of vertical metal lines; and a seal ring adjacent and electrically disconnected from the daisy chain.

摘要翻译： 半导体结构包括与半导体芯片的边缘相邻的菊花链。 菊花链包括分布在多个金属化层中的多个水平金属线，其中水平金属线串联连接; 在相同层中的多个连接焊盘并且电连接水平金属线，其中连接焊盘在物理上彼此分离; 以及多个垂直金属线，每个将所述连接焊盘中的一个连接到所述水平金属线之一，其中所述多个连接焊盘中的一个连接焊盘中的一个连接焊盘仅通过所述多个垂直金属线中的一个垂直连接 金属线 以及与菊花链相邻且电气断开的密封环。

公开(公告)号：US20070235862A1

公开(公告)日：2007-10-11

申请号：US11393301

申请日：2006-03-29

申请人： Shih-Cheng Chang ,  Jack Hu

发明人： Shih-Cheng Chang ,  Jack Hu

IPC分类号： H01L23/34

CPC分类号： H01L23/49838 ,  H01L23/13 ,  H01L23/49811 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/0655 ,  H01L2224/16225 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/49171 ,  H01L2224/73207 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/01322 ,  H01L2924/14 ,  H01L2924/15151 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/15787 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00

摘要： A hybrid flip chip and wire bond semiconductor connection package for an integrated circuit. The hybrid package includes a package substrate, a plurality of flip chip pads, and a plurality of wire-bond pads. The package substrate has at least one void or opening with a top side and a bottom side. The flip chip pads mounted on the top side of the package substrate, while the wire-bond pads mounted on the bottom side of the package substrate. The wire-bond pads are configured to receive the integrated circuit.

摘要翻译： 用于集成电路的混合倒装芯片和引线键合半导体连接封装。 混合封装包括封装基板，多个倒装芯片焊盘和多个引线接合焊盘。 封装衬底具有至少一个具有顶侧和底侧的空隙或开口。 安装在封装基板的顶侧上的倒装芯片焊盘，而引线接合焊盘安装在封装衬底的底侧。 引线接合焊盘被配置为接收集成电路。

公开(公告)号：US20060214307A1

公开(公告)日：2006-09-28

申请号：US11078781

申请日：2005-03-11

申请人： Shih-Cheng Chang

发明人： Shih-Cheng Chang

IPC分类号： H01L23/48

CPC分类号： H01L23/49833 ,  G06F17/5068 ,  H01L22/34 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/15311

摘要： A method is disclosed for completing a flip chip package design by re-using mask designs in a tool library. The method comprises analyzing one or more input/out bump locations of a chip, analyzing one or more solder ball locations of a package hosting the chip with regard to a predetermined printed circuit board, and designing the package hosting the chip by using a tool library containing one or more existing mask designs for re-use, wherein when one or more existing mask designs are used for the package, at least one custom connection layer of the package is redesigned when needed for connecting the chip to the printed circuit board without producing a full set of new masks for the package.

摘要翻译： 公开了一种用于通过在工具库中重新使用掩模设计来完成倒装芯片封装设计的方法。 该方法包括分析芯片的一个或多个输入/输出凸点位置，分析关于预定印刷电路板承载芯片的封装的一个或多个焊球位置，以及通过使用工具库来设计托管芯片的封装 包含用于重复使用的一个或多个现有掩模设计，其中当将一个或多个现有掩模设计用于封装时，当需要用于将芯片连接到印刷电路板而重新设计封装的至少一个定制连接层，而不产生 一整套新面具的包装。

公开(公告)号：US09269485B2

公开(公告)日：2016-02-23

申请号：US13102531

申请日：2011-05-06

申请人： Shih-Cheng Chang ,  Hui-Yu Lee

发明人： Shih-Cheng Chang ,  Hui-Yu Lee

IPC分类号： H01L29/66 ,  H01F17/00 ,  H01L23/522 ,  H01L23/64 ,  H01L49/02 ,  H01L23/00

CPC分类号： H01F17/0013 ,  H01F2017/002 ,  H01F2017/0046 ,  H01F2017/0073 ,  H01F2017/0086 ,  H01L23/5227 ,  H01L23/645 ,  H01L24/06 ,  H01L28/10 ,  H01L2924/14 ,  H01L2924/3011 ,  Y10T29/4902

摘要： A method for fabricating an inductor structure having an increased quality factor (Q) is provided. In one embodiment, a substrate is provided and a plurality of metal layers are formed on the substrate. A spirally patterned conductor layer is formed over and in the substrate and in the metal layers to produce a planar spiral inductor. A via hole is formed over and in the substrate and in the metal layers within the spirally patterned conductor layer, the via hole being formed by a through silicon via (TSV) process. Thereafter, the via hole is filled with a core layer, wherein the core layer extends from a bottom surface of the substrate to a top surface of the metal layers.

摘要翻译： 提供了一种制造具有增加的品质因数（Q）的电感器结构的方法。 在一个实施例中，提供衬底并且在衬底上形成多个金属层。 在基板上和金属层中形成螺旋状图案的导体层，以产生平面螺旋电感器。 在螺旋状图案化的导体层中的基板上和金属层中形成通孔，通孔由硅通孔（TSV）工艺形成。 此后，通孔填充有芯层，其中芯层从衬底的底表面延伸到金属层的顶表面。