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    Integrated thin-film resistor with direct contact
    4.
    发明授权
    Integrated thin-film resistor with direct contact 有权
    集成薄膜电阻直接接触

    公开(公告)号：US07382055B2

    公开(公告)日：2008-06-03

    申请号：US11846595

    申请日：2007-08-29

    申请人： Eric M. Coker ,  Douglas D. Coolbaugh ,  Ebenezer E. Eshun ,  Zhong-Xiang He ,  Matthew D. Moon ,  Anthony K. Stamper

    发明人： Eric M. Coker ,  Douglas D. Coolbaugh ,  Ebenezer E. Eshun ,  Zhong-Xiang He ,  Matthew D. Moon ,  Anthony K. Stamper

    IPC分类号： H01L29/40

    CPC分类号： H01L27/016

    摘要： A BEOL thin-film resistor adapted for flexible integration rests on a first layer of ILD. The thickness of the first layer of ILD and the resistor thickness combine to match the nominal design thickness of vias in the layer of concern. A second layer of ILD matches the resistor thickness and is planarized to the top surface of the resistor. A third layer of ILD has a thickness equal to the nominal value of the interconnections on this layer. Dual damascene interconnection apertures and apertures for making contact with the resistor are formed simultaneously, with the etch stop upper cap layer in the resistor protecting the resistive layer while the vias in the dual damascene apertures are formed.

    摘要翻译： 适用于灵活集成的BEOL薄膜电阻依赖于第一层ILD。 ILD的第一层的厚度和电阻器厚度相结合，以匹配所涉及的层中的通孔的标称设计厚度。 第二层ILD匹配电阻器厚度，并平坦化到电阻器的顶表面。 ILD的第三层具有等于该层上互连的标称值的厚度。 同时形成用于与电阻器接触的双镶嵌互连孔和孔，电阻器中的蚀刻停止上盖层保护电阻层，同时形成双镶嵌孔中的通孔。

    Ferro-electric capacitor modules, methods of manufacture and design structures
    6.
    发明授权
    Ferro-electric capacitor modules, methods of manufacture and design structures 有权
    铁电电容器模块，制造方法和设计结构

    公开(公告)号：US08450168B2

    公开(公告)日：2013-05-28

    申请号：US12823728

    申请日：2010-06-25

    申请人： Jeffrey P. Gambino ,  Matthew D. Moon ,  William J. Murphy ,  James S. Nakos ,  Paul W. Pastel ,  Brett A. Philips

    发明人： Jeffrey P. Gambino ,  Matthew D. Moon ,  William J. Murphy ,  James S. Nakos ,  Paul W. Pastel ,  Brett A. Philips

    IPC分类号： H01L21/8238 ,  H01L29/76

    CPC分类号： H01L28/55 ,  H01L27/11507

    摘要： Ferro-electric capacitor modules, methods of manufacture and design structures. The method of manufacturing the ferro-electric capacitor includes forming a barrier layer on an insulator layer of a CMOS structure. The method further includes forming a top plate and a bottom plate over the barrier layer. The method further includes forming a ferro-electric material between the top plate and the bottom plate. The method further includes encapsulating the barrier layer, top plate, bottom plate and ferro-electric material with an encapsulating material. The method further includes forming contacts to the top plate and bottom plate, through the encapsulating material. At least the contact to the top plate and a contact to a diffusion of the CMOS structure are in electrical connection through a common wire.

    摘要翻译： 铁电电容器模块，制造方法和设计结构。 制造铁电电容器的方法包括在CMOS结构的绝缘体层上形成阻挡层。 该方法还包括在阻挡层上形成顶板和底板。 该方法还包括在顶板和底板之间形成铁电材料。 该方法还包括用封装材料封装阻挡层，顶板，底板和铁电材料。 该方法还包括通过封装材料形成与顶板和底板的接触。 至少与顶板的接触和与CMOS结构的扩散的接触通过公共导线电连接。

    Integrated thin-film resistor with direct contact
    7.
    发明授权
    Integrated thin-film resistor with direct contact 失效
    集成薄膜电阻直接接触

    公开(公告)号：US07303972B2

    公开(公告)日：2007-12-04

    申请号：US11275611

    申请日：2006-01-19

    申请人： Eric M. Coker ,  Douglas D. Coolbaugh ,  Ebenezer E. Eshun ,  Zhong-Xiang He ,  Matthew D. Moon ,  Anthony K. Stamper

    发明人： Eric M. Coker ,  Douglas D. Coolbaugh ,  Ebenezer E. Eshun ,  Zhong-Xiang He ,  Matthew D. Moon ,  Anthony K. Stamper

    IPC分类号： H01L21/20

    CPC分类号： H01L27/016

    摘要： A BEOL thin-film resistor adapted for flexible integration rests on a first layer of ILD. The thickness of the first layer of ILD and the resistor thickness combine to match the nominal design thickness of vias in the layer of concern. A second layer of ILD matches the resistor thickness and is planarized to the top surface of the resistor. A third layer of ILD has a thickness equal to the nominal value of the interconnections on this layer. Dual damascene interconnection apertures and apertures for making contact with the resistor are formed simultaneously, with the etch stop upper cap layer in the resistor protecting the resistive layer while the vias in the dual damascene apertures are formed.

    摘要翻译： 适用于灵活集成的BEOL薄膜电阻依赖于第一层ILD。 ILD的第一层的厚度和电阻器厚度相结合，以匹配所涉及的层中的通孔的标称设计厚度。 第二层ILD匹配电阻器厚度，并平坦化到电阻器的顶表面。 ILD的第三层具有等于该层上互连的标称值的厚度。 同时形成用于与电阻器接触的双镶嵌互连孔和孔，电阻器中的蚀刻停止上盖层保护电阻层，同时形成双镶嵌孔中的通孔。

    Phase change element extension embedded in an electrode
    8.
    发明授权
    Phase change element extension embedded in an electrode 失效
    相变元件扩展嵌入电极

    公开(公告)号：US07682945B2

    公开(公告)日：2010-03-23

    申请号：US12025333

    申请日：2008-02-04

    申请人： Chung H. Lam ,  Matthew J. Breitwisch ,  Roger W. Cheek ,  Alejandro G. Schrott ,  Matthew D. Moon

    发明人： Chung H. Lam ,  Matthew J. Breitwisch ,  Roger W. Cheek ,  Alejandro G. Schrott ,  Matthew D. Moon

    IPC分类号： H01L21/20

    CPC分类号： H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683 ,  Y10S438/90

    摘要： The present invention in one embodiment provides a method of forming a memory device that includes providing an interlevel dielectric layer including a conductive stud having a first width; forming an stack comprising a metal layer and a first insulating layer; forming a second insulating layer atop portions of the interlevel dielectric layer adjacent each sidewall of the stack; removing the first insulating layer to provide a cavity; forming a conformal insulating layer atop the second insulating layer and the cavity; applying an anisotropic etch step to the conformal insulating layer to produce a opening having a second width exposing an upper surface of the metal layer, wherein the first width is greater than the second width; and forming a memory material layer in the opening.

    摘要翻译： 本发明在一个实施例中提供了形成存储器件的方法，该存储器件包括提供包括具有第一宽度的导电柱的层间电介质层; 形成包括金属层和第一绝缘层的堆叠; 在层叠电介质层的与堆叠的每个侧壁相邻的部分上方形成第二绝缘层; 去除所述第一绝缘层以提供空腔; 在所述第二绝缘层和所述空腔的顶部形成保形绝缘层; 向保形绝缘层施加各向异性蚀刻步骤以产生具有暴露金属层的上表面的第二宽度的开口，其中第一宽度大于第二宽度; 并在开口中形成记忆材料层。

    PHASE CHANGE ELEMENT EXTENSION EMBEDDED IN AN ELECTRODE
    9.
    发明申请
    PHASE CHANGE ELEMENT EXTENSION EMBEDDED IN AN ELECTRODE 失效
    电极中嵌入的相变元件扩展

    公开(公告)号：US20090194757A1

    公开(公告)日：2009-08-06

    申请号：US12025333

    申请日：2008-02-04

    申请人： Chung H. Lam ,  Matthew J. Breitwisch ,  Roger W. Cheek ,  Alejandro G. Schrott ,  Matthew D. Moon

    发明人： Chung H. Lam ,  Matthew J. Breitwisch ,  Roger W. Cheek ,  Alejandro G. Schrott ,  Matthew D. Moon

    IPC分类号： H01L47/00

    CPC分类号： H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683 ,  Y10S438/90

    摘要： The present invention in one embodiment provides a method of forming a memory device that includes providing an interlevel dielectric layer including a conductive stud having a first width; forming an stack comprising a metal layer and a first insulating layer; forming a second insulating layer atop portions of the interlevel dielectric layer adjacent each sidewall of the stack; removing the first insulating layer to provide a cavity; forming a conformal insulating layer atop the second insulating layer and the cavity; applying an anisotropic etch step to the conformal insulating layer to produce a opening having a second width exposing an upper surface of the metal layer, wherein the first width is greater than the second width; and forming a memory material layer in the opening.

    摘要翻译： 本发明在一个实施例中提供了形成存储器件的方法，该存储器件包括提供包括具有第一宽度的导电柱的层间电介质层; 形成包括金属层和第一绝缘层的堆叠; 在层叠电介质层的与堆叠的每个侧壁相邻的部分上方形成第二绝缘层; 去除所述第一绝缘层以提供空腔; 在所述第二绝缘层和所述空腔的顶部形成保形绝缘层; 向保形绝缘层施加各向异性蚀刻步骤以产生具有暴露金属层的上表面的第二宽度的开口，其中第一宽度大于第二宽度; 并在开口中形成记忆材料层。