公开(公告)号：US08889544B2

公开(公告)日：2014-11-18

申请号：US13028889

申请日：2011-02-16

申请人： Yung-Hsu Wu ,  Hsin-Hsien Lu ,  Tien-I Bao ,  Shau-Lin Shue

发明人： Yung-Hsu Wu ,  Hsin-Hsien Lu ,  Tien-I Bao ,  Shau-Lin Shue

IPC分类号： H01L21/768 ,  H01L23/48 ,  H01L21/311 ,  H01L23/532 ,  H01L21/02 ,  H01L21/321

CPC分类号： H01L21/3212 ,  H01L21/02203 ,  H01L21/02348 ,  H01L21/31144 ,  H01L21/7682 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76829 ,  H01L21/7684 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

摘要： The disclosure provides mechanisms of performing metal chemical-mechanical polishing (CMP) without significant loss of copper and a dielectric film of damascene structures. The mechanisms use a metal CMP stop layer made of a low-k dielectric film with a porogen, which significantly reduces the removal rate of the metal CMP stop layer by metal CMP. The metal CMP stop layer is converted into a porous low-k dielectric film after a cure (or curing) to remove or convert the porogen. The low-k value, such as equal to or less than about 2.6, of the metal CMP stop layer makes the impact of using of the metal CMP stop layer on RC delay from minimum to none. Further the CMP stop layer protects the porous low-k dielectric film underneath from exposure to water, organic compounds, and mobile ions in the CMP slurry.

摘要翻译： 本公开提供了进行金属化学机械抛光（CMP）而不显着损失铜和镶嵌结构的介电膜的机理。 这些机制使用由具有致孔剂的低k电介质膜制成的金属CMP停止层，这显着地降低了通过金属CMP的金属CMP停止层的去除速率。 在固化（或固化）之后，将金属CMP停止层转化为多孔低k电介质膜以去除或转化致孔剂。 金属CMP停止层的低k值（例如等于或小于约2.6）使得金属CMP停止层的使用对RC延迟的影响从最小到无。 此外，CMP停止层保护下面的多孔低k电介质膜不暴露于CMP浆料中的水，有机化合物和移动离子。

公开(公告)号：US20080233839A1

公开(公告)日：2008-09-25

申请号：US11727119

申请日：2007-03-23

申请人： Hsin-Hsien Lu ,  Liang-Guang Chen ,  Tien-I Bao ,  Shau-Lin Shue

发明人： Hsin-Hsien Lu ,  Liang-Guang Chen ,  Tien-I Bao ,  Shau-Lin Shue

IPC分类号： C25F3/30

CPC分类号： B24B37/22 ,  B24B37/042 ,  B24B37/24

摘要： Embodiments of a polisher for chemical mechanical planarization. The polisher includes a polishing pad structure containing a first reactant therein, and a second reactant in a polishing environment over the polishing pad structure. The first reactant and the second reactant react endothermically upon contact when polishing a wafer surface between the polishing pad structure and the polishing environment.

摘要翻译： 用于化学机械平面化的抛光机的实施例。 抛光机包括在其中包含第一反应物的抛光垫结构和在抛光环境中的抛光垫结构上的第二反应物。 当抛光抛光垫结构和抛光环境之间的晶片表面时，第一反应物和第二反应物在接触时发生吸热反应。

公开(公告)号：US08348719B2

公开(公告)日：2013-01-08

申请号：US11727119

申请日：2007-03-23

申请人： Hsin-Hsien Lu ,  Liang-Guang Chen ,  Tien-I Bao ,  Shau-Lin Shue

发明人： Hsin-Hsien Lu ,  Liang-Guang Chen ,  Tien-I Bao ,  Shau-Lin Shue

IPC分类号： B24B49/00 ,  B24B51/00 ,  B24B1/00 ,  B24B7/19 ,  B24B7/30 ,  C25F3/30

CPC分类号： B24B37/22 ,  B24B37/042 ,  B24B37/24

摘要： Embodiments of a polisher for chemical mechanical planarization. The polisher includes a polishing pad structure containing a first reactant therein, and a second reactant in a polishing environment over the polishing pad structure. The first reactant and the second reactant react endothermically upon contact when polishing a wafer surface between the polishing pad structure and the polishing environment.

摘要翻译： 用于化学机械平面化的抛光机的实施例。 抛光机包括在其中包含第一反应物的抛光垫结构和在抛光环境中的抛光垫结构上的第二反应物。 当抛光抛光垫结构和抛光环境之间的晶片表面时，第一反应物和第二反应物在接触时发生吸热反应。

公开(公告)号：US08836127B2

公开(公告)日：2014-09-16

申请号：US12621569

申请日：2009-11-19

申请人： Ching-Yu Lo ,  Bo-Jiun Lin ,  Hai-Ching Chen ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

发明人： Ching-Yu Lo ,  Bo-Jiun Lin ,  Hai-Ching Chen ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

IPC分类号： H01L23/522 ,  H01L23/532 ,  H01L23/00

CPC分类号： H01L23/53295 ,  H01L23/5329 ,  H01L24/02 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15788 ,  H01L2924/351 ,  H01L2924/00

摘要： An integrated circuit device has a dual damascene structure including a lower via portion and an upper line portion. The lower via portion is formed in a polyimide layer, and the upper line portion is formed in an inter-metal dielectric (IMD) layer formed of USG or polyimide. A passivation layer is formed on the IMD layer, and a bond pad is formed overlying the passivation layer to electrically connect the upper line portion.

摘要翻译： 集成电路装置具有双镶嵌结构，其包括下通孔部分和上线部分。 下通孔部分形成在聚酰亚胺层中，并且上部分部分形成在由USG或聚酰亚胺形成的金属间电介质（IMD）层中。 在IMD层上形成钝化层，并且形成覆盖钝化层的接合焊盘以电连接上部线部分。

公开(公告)号：US20110115088A1

公开(公告)日：2011-05-19

申请号：US12621569

申请日：2009-11-19

申请人： Ching-Yu Lo ,  Bo-Jiun Lin ,  Hai-Ching Chen ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

发明人： Ching-Yu Lo ,  Bo-Jiun Lin ,  Hai-Ching Chen ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

IPC分类号： H01L23/48

CPC分类号： H01L23/53295 ,  H01L23/5329 ,  H01L24/02 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/0102 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15788 ,  H01L2924/351 ,  H01L2924/00

摘要： An integrated circuit device has a dual damascene structure including a lower via portion and an upper line portion. The lower via portion is formed in a polyimide layer, and the upper line portion is formed in an inter-metal dielectric (IMD) layer formed of USG or polyimide. A passivation layer is formed on the IMD layer, and a bond pad is formed overlying the passivation layer to electrically connect the upper line portion.

摘要翻译： 集成电路装置具有双镶嵌结构，其包括下通孔部分和上线部分。 下通孔部分形成在聚酰亚胺层中，并且上部分部分形成在由USG或聚酰亚胺形成的金属间电介质（IMD）层中。 在IMD层上形成钝化层，并且形成覆盖钝化层的接合焊盘以电连接上部线部分。

公开(公告)号：US07682963B2

公开(公告)日：2010-03-23

申请号：US11867308

申请日：2007-10-04

申请人： Hai-Ching Chen ,  Sunil Kumar Singh ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

发明人： Hai-Ching Chen ,  Sunil Kumar Singh ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

IPC分类号： H01L21/4763

CPC分类号： H01L23/5222 ,  H01L21/7682 ,  H01L23/53252 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides a method for fabricating an integrated circuit. The method includes forming an energy removable film (ERF) on a substrate; forming a first dielectric layer on the ERF; patterning the ERF and first dielectric layer to form a trench in the ERF and the first dielectric layer; filling a conductive material in the trench; forming a ceiling layer on the first dielectric layer and conductive material filled in the trench; and applying energy to the ERF to form air gaps in the ERF after the forming of the ceiling layer.

摘要翻译： 本公开提供了一种用于制造集成电路的方法。 该方法包括在基板上形成能量可去除膜（ERF）; 在ERF上形成第一介电层; 图案化ERF和第一介电层以在ERF和第一介电层中形成沟槽; 在沟槽中填充导电材料; 在第一介电层上形成顶层和填充在沟槽中的导电材料; 并且在形成天花板层之后，向ERF施加能量以在ERF中形成气隙。

公开(公告)号：US20090091038A1

公开(公告)日：2009-04-09

申请号：US11867308

申请日：2007-10-04

申请人： Hai-Ching Chen ,  Sunil Kumar Singh ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

发明人： Hai-Ching Chen ,  Sunil Kumar Singh ,  Tien-I Bao ,  Shau-Lin Shue ,  Chen-Hua Yu

IPC分类号： H01L23/52 ,  H01L21/4763

CPC分类号： H01L23/5222 ,  H01L21/7682 ,  H01L23/53252 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides a method for fabricating an integrated circuit. The method includes forming an energy removable film (ERF) on a substrate; forming a first dielectric layer on the ERF; patterning the ERF and first dielectric layer to form a trench in the ERF and the first dielectric layer; filling a conductive material in the trench; forming a ceiling layer on the first dielectric layer and conductive material filled in the trench; and applying energy to the ERF to form air gaps in the ERF after the forming of the ceiling layer.

摘要翻译： 本公开提供了一种用于制造集成电路的方法。 该方法包括在基板上形成能量可去除膜（ERF）; 在ERF上形成第一介电层; 图案化ERF和第一介电层以在ERF和第一介电层中形成沟槽; 在沟槽中填充导电材料; 在第一介电层上形成顶层和填充在沟槽中的导电材料; 并且在形成天花板层之后，向ERF施加能量以在ERF中形成气隙。

公开(公告)号：US09224643B2

公开(公告)日：2015-12-29

申请号：US13236264

申请日：2011-09-19

申请人： Chung-Ju Lee ,  Tien-I Bao ,  Ming-Shih Yeh ,  Hai-Ching Chen ,  Shau-Lin Shue

发明人： Chung-Ju Lee ,  Tien-I Bao ,  Ming-Shih Yeh ,  Hai-Ching Chen ,  Shau-Lin Shue

IPC分类号： H01L21/00 ,  H01L21/768 ,  H01L23/532 ,  H01L21/3213

CPC分类号： H01L21/76885 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/7682 ,  H01L21/76852 ,  H01L23/53238 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides one embodiment of a method to form an interconnect structure. The method includes forming a first dielectric material layer on a substrate; patterning the first dielectric material layer to form a plurality of vias therein; forming a metal layer on the first dielectric layer and the substrate, wherein the metal layer fills in the plurality of vias; and etching the metal layer such that portions of the metal layer above the first dielectric material layer are patterned to form a plurality of metal lines, aligned with plurality of vias, respectively.

摘要翻译： 本公开提供了形成互连结构的方法的一个实施例。 该方法包括在基板上形成第一介电材料层; 图案化第一介电材料层以在其中形成多个通孔; 在所述第一介电层和所述基板上形成金属层，其中所述金属层填充在所述多个通孔中; 并且蚀刻金属层，使得第一介电材料层上方的金属层的部分被图案化以形成分别与多个通孔对准的多个金属线。

公开(公告)号：US20130069234A1

公开(公告)日：2013-03-21

申请号：US13236264

申请日：2011-09-19

申请人： Chung-Ju Lee ,  Tien-I Bao ,  Ming-Shih Yeh ,  Hai-Ching Chen ,  Shau-Lin Shue

发明人： Chung-Ju Lee ,  Tien-I Bao ,  Ming-Shih Yeh ,  Hai-Ching Chen ,  Shau-Lin Shue

IPC分类号： H01L23/52 ,  H01L21/768

CPC分类号： H01L21/76885 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/7682 ,  H01L21/76852 ,  H01L23/53238 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides one embodiment of a method to form an interconnect structure. The method includes forming a first dielectric material layer on a substrate; patterning the first dielectric material layer to form a plurality of vias therein; forming a metal layer on the first dielectric layer and the substrate, wherein the metal layer fills in the plurality of vias; and etching the metal layer such that portions of the metal layer above the first dielectric material layer are patterned to form a plurality of metal lines, aligned with plurality of vias, respectively.

摘要翻译： 本公开提供了形成互连结构的方法的一个实施例。 该方法包括在基板上形成第一介电材料层; 图案化第一介电材料层以在其中形成多个通孔; 在所述第一介电层和所述基板上形成金属层，其中所述金属层填充在所述多个通孔中; 并且蚀刻金属层，使得第一介电材料层上方的金属层的部分被图案化以形成分别与多个通孔对准的多个金属线。

公开(公告)号：US08252682B2

公开(公告)日：2012-08-28

申请号：US12704695

申请日：2010-02-12

申请人： Ku-Feng Yang ,  Weng-Jin Wu ,  Hsin-Hsien Lu ,  Chia-Lin Yu ,  Chu-Sung Shih ,  Fu-Chi Hsu ,  Shau-Lin Shue

发明人： Ku-Feng Yang ,  Weng-Jin Wu ,  Hsin-Hsien Lu ,  Chia-Lin Yu ,  Chu-Sung Shih ,  Fu-Chi Hsu ,  Shau-Lin Shue

IPC分类号： H01L21/44 ,  H01L23/48

CPC分类号： H01L21/76898 ,  H01L2224/02372

摘要： A method for thinning a wafer is provided. In one embodiment, a wafer is provided having a plurality of semiconductor chips, the wafer having a first side and a second side opposite the first side, wherein each of the chips includes a set of through silicon vias (TSVs), each of the TSVs substantially sealed by a liner layer and a barrier layer. A wafer carrier is provided for attaching to the second side of the wafer. The first side of the wafer is thinned and thereafer recessed to partially expose portions of the liner layers, barrier layers and the TSVs protruding from the wafer. An isolation layer is deposited over the first side of the wafer and the top portions of the liner layers, barrier layers and the TSVs. Thereafter, an insulation layer is deposited over the isolation layer. The insulation layer is then planarized to expose top portions of the TSVs. A dielectric layer is deposited over the planarized first side of the wafer. One or more electrical contacts are formed in the dielectric layer for electrical connection to the exposed one or more TSVs.

摘要翻译： 提供了一种用于薄化晶片的方法。 在一个实施例中，提供具有多个半导体芯片的晶片，晶片具有第一侧和与第一侧相对的第二侧，其中每个芯片包括一组穿通硅通孔（TSV），每个TSV 基本上被衬垫层和阻挡层密封。 提供晶片载体以附接到晶片的第二侧。 晶片的第一侧变薄并且凹陷以部分地暴露衬里层，阻挡层和从晶片突出的TSV的部分。 隔离层沉积在晶片的第一侧和衬垫层，阻挡层和TSV的顶部之上。 此后，绝缘层沉积在隔离层上。 然后将绝缘层平坦化以暴露TSV的顶部。 电介质层沉积在晶片的平坦化第一侧上。 在电介质层中形成一个或多个电触头，用于与暴露的一个或多个TSV电连接。