公开(公告)号：WO2010032174A1

公开(公告)日：2010-03-25

申请号：PCT/IB2009/053963

申请日：2009-09-10

Applicant: NXP B.V. ,  DOORNBOS, Gerben ,  LANDER, Robert

Inventor： DOORNBOS, Gerben ,  LANDER, Robert

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7856 ,  H01L21/76224 ,  H01L27/10826 ,  H01L27/10879 ,  H01L29/0649 ,  H01L29/105 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854

Abstract: A Fin FET whose fin (12) has an upper portion (30) doped with a first conductivity type and a lower portion (32) doped with a second conductivity type, wherein the junction (34) between the upper portion (30) and the lower portion (32) acts as a diode; and the FinFET further comprises: at least one layer (26, 28) of high-k dielectric material (for example Si 3 N 4 ) adjacent at least one side of the fin (12) for redistributing a potential drop more evenly over the diode, compared to if the at least one layer of high-k dielectric material were not present, when the upper portion (30) is connected to a first potential and the lower portion (32) is connected to a second potential thereby providing the potential drop across the junction (34). Examples of the k value for the high-k dielectric material are k ≥ 5, k ≥ 7.5, and k ≥ 20.

Abstract translation: 翅片（12）具有掺杂有第一导电类型的上部（30）和掺杂有第二导电类型的下部（32）的翅片（FET），其中，所述上部（30）和 下部（32）用作二极管; 并且所述FinFET还包括：与所述鳍片（12）的至少一侧相邻的高k电介质材料（例如Si 3 N 4）的至少一个层（26,28），用于将二极管上的电压降更均匀地重新分配， 如果所述至少一层高k电介质材料不存在，则当所述上部（30）连接到第一电位并且所述下部（32）连接到第二电位时，从而提供所述电位降 交界处（34）。 高k介电材料的k值的例子是k = 5，k = 7.5，k = 20。

公开(公告)号：WO2009108311A2

公开(公告)日：2009-09-03

申请号：PCT/US2009001187

申请日：2009-02-25

Applicant: ADVANCED ANALOGIC TECH INC ,  DISNEY DONALD R ,  WILLIAMS RICHARD K

Inventor： DISNEY DONALD R ,  WILLIAMS RICHARD K

IPC: H01L21/76 ,  H01L21/33

CPC classification number: H01L29/0638 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0626 ,  H01L29/063 ,  H01L29/0653 ,  H01L29/0661 ,  H01L29/086 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/41766 ,  H01L29/7809 ,  H01L29/7811 ,  H01L29/7835 ,  H01L29/808 ,  H01L29/8613 ,  H01L29/866 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Various integrated circuit devices, in particular a transistor, are formed inside an isolation structure which includes a floor isolation region and a trench extending from the surface of the substrate to the floor isolation region. The trench may be filled with a dielectric material or may have a conductive material in a central portion with a dielectric layer lining the walls of the trench. Various techniques for terminating the isolation structure by extending the floor isolation region beyond the trench, using a guard ring, and a forming a drift region are described.

Abstract translation: 各种集成电路器件，特别是晶体管，形成在隔离结构内，隔离结构包括地板隔离区和从衬底表面延伸到地板隔离区的沟槽。 沟槽可以填充有电介质材料或者可以在中心部分具有导电材料，并且衬里沟槽的壁具有介电层。 描述了通过使用保护环延伸地板隔离区域超出沟槽来终止隔离结构以及形成漂移区域的各种技术。

公开(公告)号：WO2009093295A1

公开(公告)日：2009-07-30

申请号：PCT/JP2008/003898

申请日：2008-12-22

Applicant: パナソニック株式会社 ,  平瀬順司

Inventor： 平瀬順司

IPC: H01L21/8234 ,  H01L21/28 ,  H01L27/088 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

CPC classification number: H01L21/82345 ,  H01L21/26513 ,  H01L29/105 ,  H01L29/517 ,  Y10S257/901

Abstract: 　半導体装置は、第１のＭＩＳトランジスタ（ＬＴｒ）と、第２のＭＩＳトランジスタ（ＨＴｒ）とを備えている。第１のＭＩＳトランジスタは、第１の活性領域（１ａ）に形成された第１のチャネル領域（３ａ）と、第１のチャネル領域上に形成された高誘電率絶縁膜からなる第１のゲート絶縁膜（４ａ）と、第１のゲート絶縁膜上に接する第１の導電部（１２ａ）及び第２の導電部（１３ａ）を有する第１のゲート電極（２０Ａ）とを有している。第２のＭＩＳトランジスタは、第２の活性領域（１ｂ）に形成された第２のチャネル領域（３ｂ）と、第２のチャネル領域上に形成された高誘電率絶縁膜からなる第２のゲート絶縁膜（４ｂ）と、第２のゲート絶縁膜上に接する第３の導電部（１２ｂ）及び第４の導電部（１３ｂ）を有する第２のゲート電極（２０Ｂ）とを有している。第３の導電部は、第１の導電部よりも薄い膜厚で、且つ第１の導電部と同じ組成材料からなる。

Abstract translation: 半导体器件设置有第一MIS晶体管（LTr）和第二MIS晶体管（HTr）。 第一MIS晶体管具有形成在第一有源区（1a）中的第一沟道区（3a），形成在第一沟道区上的包含高介电常数绝缘膜的第一栅极绝缘膜（4a）和第一栅极 电极（20A）具有与第一栅极绝缘膜接触的第一导电部分（12a）和第二导电部分（13a）。 第二MIS晶体管具有形成在第二有源区域（1b）中的第二沟道区域（3b），包括形成在第二沟道区域上的高介电常数绝缘膜的第二栅极绝缘膜（4b）和第二栅极 具有与第二栅极绝缘膜接触的第三导电部分（12b）和第四导电部分（13b）的电极（20B）。 第三导电部分比第一导电部分薄，并且包括具有与第一导电部分相同组成的材料。

公开(公告)号：WO2008105250A1

公开(公告)日：2008-09-04

申请号：PCT/JP2008/052597

申请日：2008-02-08

Applicant: CANON KABUSHIKI KAISHA ,  KAJI, Nobuyuki ,  HAYASHI, Ryo ,  YABUTA, Hisato ,  ABE, Katsumi

Inventor： KAJI, Nobuyuki ,  HAYASHI, Ryo ,  YABUTA, Hisato ,  ABE, Katsumi

IPC: H01L29/10 ,  H01L29/786

CPC classification number: H01L29/78696 ,  H01L29/105 ,  H01L29/7869

Abstract: There is provided a thin-film transistor including at least a substrate, a gate electrode, a gate insulating layer, an oxide semiconductor layer, a source electrode, a drain electrode and a protective layer, wherein the oxide semiconductor layer is an amorphous oxide containing at least one of the elements In, Ga and Zn, the gate electrode-side carrier density of the oxide semiconductor layer is higher than the protective layer-side carrier density thereof, and the film thickness of the oxide semiconductor layer is 30 nm 15 nm.

Abstract translation: 提供了至少包括衬底，栅电极，栅极绝缘层，氧化物半导体层，源电极，漏电极和保护层的薄膜晶体管，其中氧化物半导体层是含有 元素In，Ga和Zn中的至少一种，氧化物半导体层的栅电极侧载流子密度高于其保护层侧载流子密度，氧化物半导体层的膜厚为30nm 15nm 。

公开(公告)号：WO2004049453A1

公开(公告)日：2004-06-10

申请号：PCT/US2003/021682

申请日：2003-07-10

Applicant: ADVANCED MICRO DEVICES, INC.

Inventor： ZHENG, Wei ,  LIU, Zhizheng ,  RANDOLPH, Mark, W. ,  HE, Yi

IPC: H01L29/788

CPC classification number: H01L29/66825 ,  H01L29/105 ,  H01L29/7881 ,  H01L29/792

Abstract: A memory semiconductor cell (30) comprises a gate region (16), a source region (14) and a drain region (14). A channel region (17) is formed between the source region (14) and the drain region (14). The channel region (17) comprises a first channel portion (33) with a first concentration of doping material, the first channel portion (33) disposed adjacent to an edge of the channel region (17) closest to and substantially parallel to the gate region (16). The channel region (17) further comprises a second channel portion (31) with a second concentration of doping material, the second channel portion (31) disposed substantially parallel to the first channel portion (33) and a third channel portion (32), disposed between the first channel portion (33) and the second channel portion (31), with a third concentration of doping material. The third concentration is lower than the first concentration and lower than the second concentration. The memory cell may be one of two general types of non-volatile memory, a floating gate cell or a nitride read only memory (NROM), whereby layer (12B) in a floating gate or a nitride layer respectively.

Abstract translation: 存储器半导体单元（30）包括栅极区（16），源极区（14）和漏极区（14）。 在源极区域（14）和漏极区域（14）之间形成沟道区域（17）。 沟道区域（17）包括具有第一浓度掺杂材料的第一沟道部分（33），第一沟道部分（33）邻近沟道区域（17）的与栅极区域最接近且基本平行的边缘 （16）。 通道区域（17）还包括具有第二浓度掺杂材料的第二通道部分（31），第二通道部分（31）基本上平行于第一通道部分（33）和第三通道部分（32）设置， 设置在第一通道部分（33）和第二通道部分（31）之间，具有第三浓度的掺杂材料。 第三浓度低于第一浓度，低于第二浓度。 存储单元可以是两种一般类型的非易失性存储器，浮动栅极单元或氮化物只读存储器（NROM）中的一种，其中分别在浮动栅极或氮化物层中的层（12B）。

公开(公告)号：WO1991001569A1

公开(公告)日：1991-02-07

申请号：PCT/JP1990000889

申请日：1990-07-11

Applicant: SEIKO INSTRUMENTS INC. ,  AOKI, Kenji

Inventor： SEIKO INSTRUMENTS INC.

IPC: H01L29/784

CPC classification number: H01L29/66651 ,  H01L21/76243 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/78

Abstract: An insulated gate field-effect transistor used as a switching element in computers and a method of producing the same. In order to improve dynamic characteristics of the transistor by decreasing the junction capacitance between a substrate (1) and a source (7) or a drain (8), an insulating layer (2) is provided under the source region and the drain region. In order to decrease the drop of carrier mobility and to suppress the short channel effect, furthermore, the impurity concentration is lowered on the surface side of the semiconductor layer just under the gate and is heightened on the side of the substrate.

公开(公告)号：WO2016187042A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/032461

申请日：2016-05-13

Applicant: ATOMERA INCORPORATED

Inventor： MEARS, Robert J. ,  TAKEUCHI, Hideki

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/15

CPC classification number: H01L29/157 ,  H01L21/823412 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/0638 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/152 ,  H01L29/155 ,  H01L29/158 ,  H01L29/42384 ,  H01L29/66537 ,  H01L29/7833

Abstract: A semiconductor device may include a semiconductor substrate, and a plurality of field effect transistors (FETs) on the semiconductor substrate. Each FET may include a gate, spaced apart source and drain regions on opposite sides of the gate, upper and lower vertically stacked superlattice layers and a bulk semiconductor layer therebetween between the source and drain regions, and a halo implant having a peak concentration vertically confined in the bulk semiconductor layer between the upper and lower superlattices.

Abstract translation: 半导体器件可以包括半导体衬底和半导体衬底上的多个场效应晶体管（FET）。 每个FET可以包括在栅极的相对侧上的栅极，间隔开的源极和漏极区域，上部和下部垂直堆叠的超晶格层以及源极和漏极区域之间的体半导体层，以及具有垂直限制的峰值浓度的晕轮植入物 在上部和下部超晶格之间的体半导体层中。

公开(公告)号：WO2015145292A1

公开(公告)日：2015-10-01

申请号：PCT/IB2015/051838

申请日：2015-03-13

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

Inventor： YAMAZAKI, Shunpei ,  SAKAKURA, Masayuki

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8238 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/092 ,  H01L27/108 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/78693 ,  H01L21/823807 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/1225 ,  H01L29/045 ,  H01L29/105 ,  H01L29/41733 ,  H01L29/42384 ,  H01L29/78648 ,  H01L29/78696 ,  H01L2029/42388

Abstract: A transistor with small parasitic capacitance can be provided. A transistor with high frequency characteristics can be provided. A semiconductor device including the transistor can be provided. Provided is a transistor including an oxide semiconductor, a first conductor, a second conductor, a third conductor, a first insulator, and a second insulator. The first conductor has a first region where the first conductor overlaps with the oxide semiconductor with the first insulator positioned therebetween; a second region where the first conductor overlaps with the second conductor with the first and second insulators positioned therebetween; and a third region where the first conductor overlaps with the third conductor with the first and second insulators positioned therebetween. The oxide semiconductor including a fourth region where the oxide semiconductor is in contact with the second conductor; and a fifth region where the oxide semiconductor is in contact with the third conductor.

Abstract translation: 可以提供具有小寄生电容的晶体管。 可以提供具有高频特性的晶体管。 可以提供包括晶体管的半导体器件。 提供了包括氧化物半导体，第一导体，第二导​​体，第三导体，第一绝缘体和第二绝缘体的晶体管。 第一导体具有第一区域，其中第一导体与氧化物半导体重叠，第一绝缘体位于它们之间; 第二区域，其中第一导体与第二导体重叠，其中第一和第二绝缘体位于它们之间; 以及第一导体与第三导体重叠的第三区域，其中第一和第二绝缘体位于它们之间。 氧化物半导体包括氧化物半导体与第二导体接触的第四区域; 以及氧化物半导体与第三导体接触的第五区域。

公开(公告)号：WO2014073127A1

公开(公告)日：2014-05-15

申请号：PCT/JP2013/003203

申请日：2013-05-20

Applicant: パナソニック株式会社

Inventor： 清澤　努 ,  内田　正雄 ,  堀川　信之 ,  田中　康太郎 ,  香川　和宏 ,  柳瀬　康行 ,  長谷川　貴史

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7828

Abstract: 　半導体基板１０１の主面上には、ドリフト領域１３２、ボディ領域１０３、それと隣り合う位置に配置されたソース領域１０４を有する半導体層１０２と、ボディ領域と接して配置されたエピタキシャル層１０６と、エピタキシャル層の上に配置されたゲート絶縁膜１０７とが配置されている。エピタキシャル層は、ボディ領域と接して配置された界面エピタキシャル層１０６ｉと、その上の第１エピタキシャル層１０６ａと、その上の第２エピタキシャル層１０６ｂとを含む。界面エピタキシャル層の不純物濃度は、第１エピタキシャル層の不純物濃度よりも高く且つ第２エピタキシャル層における不純物濃度よりも低い。

Abstract translation: 一种配置在半导体衬底（101）的主表面上的半导体器件; 具有漂移区域（132），身体区域（103）和与身体区域相邻布置的源区域（104）的半导体层（102）; 布置成与身体区域接触的外延层（106）; 以及布置在所述外延层上的栅极绝缘膜（107）。 外延层包括与体区接触布置的界面外延层（106i），界面外延层上方的第一外延层（106a）和位于第一外延层上方的第二外延层（106b）。 界面外延层中的杂质浓度高于第一外延层中的杂质浓度，并且低于第二外延层中的杂质浓度。

公开(公告)号：WO2012060839A1

公开(公告)日：2012-05-10

申请号：PCT/US2010/055560

申请日：2010-11-05

Applicant: SUVOLTA, INC. ,  RANADE, Pushkar ,  SHIFREN, Lucian

Inventor： RANADE, Pushkar ,  SHIFREN, Lucian

IPC: H01L29/78 ,  H01L21/265 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/2236 ,  H01L21/823892 ,  H01L27/0928 ,  H01L29/105 ,  H01L29/1087 ,  H01L29/66537 ,  H01L29/66545

Abstract: A field effect transistor structure and method includes a well doped to have a first concentration of a dopant and a lightly or substantially undoped channel region. A highly doped screening region is positioned between the well and a gate. A threshold voltage set region can be formed at least in part by dopant implant after dummy gate removal. This allows for low power and good performance transistors capable of being manufactured by widely available planar CMOS processes.

Abstract translation: 场效应晶体管结构和方法包括阱掺杂以具有第一浓度的掺杂剂和轻度或基本上未掺杂的沟道区。 高掺杂的掩膜区域位于阱和栅极之间。 阈值电压设定区域可以在虚拟栅极去除之后至少部分地由掺杂剂注入形成。 这允许能够通过广泛可用的平面CMOS工艺制造的低功率和良好的性能晶体​​管。